一种制造静电放电(esd)阵列的装置及方法
技术领域
1.本公开实施例涉及一种制造静电放电(esd)阵列的装置及方法。
背景技术：2.随着集成电路(integrated circuit，ic)制作技术的进步，越来越多的电路块被集成在单个芯片中。这样一来，在利用在单个芯片中形成的集成电路的应用中，接口电路可暴露于暂态电事件，或者具有快速改变的电压及电力的相对短持续时间的电信号。暂态电事件可包括例如由物体或人向ic芯片突然释放电荷引起的静电放电(electrostatic discharge，esd)事件。
3.此外，由于ic的相对小的面积之上的过电压条件及高水平的电力耗散，因此esd事件可能会使ic内部的接口电路承受压力。举例来说，高的电力耗散会提高ic温度，还会导致其他问题，如栅极氧化物击穿、结损坏、金属损坏及表面电荷积聚。此外，esd可造成闩锁(latch-up)(无意中形成低阻抗路径)，从而干扰ic的功能且因闩锁电流路径中的自我加热效应而对ic潜在地造成永久损坏。这就是为何高效(面积、电力、速度)esd保护网络的设计是对于ic制造而言最关键的可靠性问题之一。具体来说，随着半导体制作技术进步到深亚微米(deep sub-micron，dsm)工艺、按比例缩小器件、更薄的栅极氧化物、轻掺杂漏极(lightly-doped drain region，ldd)区、浅沟槽隔离(shallow trench isolation，sti)工艺及金属硅化物工艺，ic更容易受到esd应力的影响。
4.然而，esd保护网络通常会消耗很大的芯片上面积(on-chip area)且局限于用于制作ic的半导体制作技术。因此，需要提供一种用于esd保护网络的半导体结构，esd保护网络会减小芯片上的布局面积，与此同时提供抗esd效应的保护。
5.在背景技术部分中公开的信息仅旨在为以下阐述的本发明的各种实施例提供上下文，且因此本背景部分可包括未必是现有技术信息(即，所属领域中的一般技术人员已知的信息)的信息。因此，在本背景技术部分中阐述当前命名的发明人的工作的范围内，所述工作以及在提出申请时可能不符合现有技术的说明的方面既不明确也不隐含地被认为是针对本公开的现有技术。
技术实现要素：6.本公开的一方面是一种关于静电放电(esd)保护的装置。所述装置包括内部电路，在第一晶圆中形成；静电放电(esd)电路的阵列，在第二晶圆中形成，其中所述静电放电电路包括多个静电放电保护器件，所述多个静电放电保护器件各自耦合到对应的开关且被配置成保护所述内部电路不受暂态静电放电事件影响；以及开关控制器，位于所述第二晶圆中，其中所述开关控制器被配置成基于来自所述第一晶圆的控制信号控制所述多个静电放电保护器件中的每一者被所述对应的开关激活或去激活，且其中所述第一晶圆与所述第二晶圆结合。
7.本公开的另一方面是一种包括静电放电(esd)保护器件的装置。所述装置包括多
个静电放电保护器件，各自与对应的开关进行耦合，以及开关控制器，被配置成基于来自所述第一晶圆的控制信号控制所述多个静电放电保护器件之中要被所述对应的开关激活的静电放电保护器件的数目，其中被激活的所述静电放电保护器件被配置成在静电放电事件期间对静电放电电压进行箝位以保护所述集成电路不受所述静电放电事件影响。
8.本公开的又一方面是关于一种形成静电放电(esd)保护器件的方法。所述方法包括提供第一半导体晶圆，所述第一半导体晶圆具有第一半导体衬底；在所述第一半导体衬底上形成要被保护不受静电放电事件影响的内部电路；提供第二半导体晶圆，所述第二半导体晶圆具有第二半导体衬底；在所述第二半导体衬底上形成静电放电保护器件的阵列，所述静电放电保护器件各自与对应的开关进行耦合；在所述第二半导体衬底上在所述静电放电保护器件的阵列的旁边形成开关控制器，其中所述开关控制器被配置成控制所述静电放电保护器件中的至少一者被所述对应的开关激活以保护所述内部电路不受所述静电放电事件影响；以及将所述第一半导体晶圆结合到所述第二半导体晶圆。
附图说明
9.以下参照下面各图来详细阐述本公开的各种示例性实施例。提供图式仅是为了例示的目的，并且仅绘示本公开的示例性实施例，以有利于读者理解本公开。因此，不应将图式视为对本公开的宽度、范围或适用性的限制。应注意，为了清楚及易于例示起见，这些图式未必按比例绘制。
10.图1a到图1c示出根据本公开一些实施例的用于实施esd保护电路系统的示例性晶圆堆叠的剖视图。
11.图2示出根据本公开一些实施例的具有电路控制开关的esd电路阵列的示意图。
12.图3a示出根据本公开一些实施例的具有esd阵列的半导体器件的剖视图。
13.图3b示出根据本公开一些实施例的esd阵列的一部分的剖视图。
14.图4a示出根据本公开一些实施例的esd电路阵列的示意性电路图。
15.图4b示出根据本公开一些实施例的esd电路阵列的局部布局的俯视图。
16.图5示出根据本公开一些实施例的esd电路阵列的另一示意性电路图。
17.图6a到图6c示出根据本公开一些实施例的示例性esd电力箝位电路。
18.图7示出根据本公开一些实施例的用于形成静电放电(esd)保护器件的方法的流程图。
具体实施方式
19.以下参照附图来阐述本公开的各种示例性实施例，以使所属领域中的一般技术人员能够制作及使用本公开。对于所属领域中的一般技术人员来说将显而易见的是，在阅读本公开之后，在不背离本公开的范围的条件下，可对本文阐述的实例进行各种改变或修改。因此，本公开不限于本文阐述及示出的示例性实施例及应用。另外，在本文中公开的方法中步骤的特定次序和/或层次仅是示例性方式。基于设计偏好，所公开的方法或工艺的步骤的特定次序或层次可在保持在本公开的范围内的同时被重新布置。因此，所属领域中的一般技术人员将理解，除非另有明确说明，否则本文公开的方法及技术以样本次序呈现各种步骤或动作，且本公开不限于所呈现的特定次序或层次。
20.图1a示出根据一些实施例的用于在晶圆101中实施esd保护电路系统的示例性晶圆堆叠100a的剖视图。在一些实施例中，在结合工艺102期间，晶圆101的前表面与不同晶圆117的前表面被放置成彼此接触且通过热压结合(thermal compression bonding)而结合。在一些示例性晶圆堆叠形成工艺中，晶圆101可在晶圆结合工艺102期间结合到高密度等离子体(high density plasma，hdp)氧化物层105。在又一些实施例中，晶圆101(其中具有图案化的esd保护电路的阵列)可包含沉积在其前表面上的绝缘材料，例如二氧化硅(sio2)。如上所述，表面上沉积有薄绝缘材料103的晶圆101的前表面可与晶圆117的表面结合。在一些实施例中，薄绝缘材料103可具有近似350埃的厚度。
21.在一些实施例中，晶圆117包括内部电路和/或其他半导体器件，而晶圆101包括esd保护电路的阵列，esd保护电路被配置成保护晶圆117中的电路/器件不受暂态esd事件影响。这样一来，晶圆117可被称为器件晶圆，且晶圆101可被称为保护晶圆。晶圆101也可被称为载体晶圆，因为晶圆101可承载器件晶圆，从而使得器件晶圆可在结合之后被安全地翻转。为了区别于传统的载体晶圆，在本教示中公开的载体晶圆不仅用于承载器件晶圆，还提供esd保护电路，以保护器件晶圆中的电路/器件不受任何暂态esd事件影响。这样一来，载体晶圆101在晶圆结合及翻转之后不会被丢弃，且将继续向器件晶圆提供esd保护。
22.在一些实施例中，用于在载体晶圆101中实施esd保护电路系统的晶圆堆叠100a可使用后段(“back end-of-line，beol”)制作工艺来制作第一导电内连层107。这样一来，第一导电内连层107可用于将集成电路(ic)的组件与在器件晶圆117上图案化的其他微器件内连。在其他实施例中，第一导电内连层107可包括适于将集成电路(ic)及器件晶圆117上图案化的其他微器件内连到载体晶圆101上图案化的esd保护电路的阵列的接触件(焊盘)、内连配线及垂直导电路径(通孔)。在又一些实施例中，beol制作工艺可使用导电材料(例如铝(al)、铜(cu)或铜系合金)，以在第一导电内连层107中形成金属化线及通孔。此外，在深亚微米beol工艺中，第一导电内连层107可使用hdp氧化物105进行绝缘，hdp氧化物105表现出良好的间隙填充能力、低的介电常数及低的缺陷密度。在一些实施例中，第一导电内连层107可具有近似28,000到的厚度。在一些实施例中，第一导电内连层107的较高厚度可引起较低的导电电阻及较好的热耗散。在一些实施例中，第一导电内连层107包括多个金属层m0到mtop，其中在第一导电内连层107中金属层的总数目介于从6个到20个的范围内。
23.在又一些实施例中，晶圆堆叠100a可使用中段(“mid-end-of-line，meol”)制作工艺来制作第二导电内连层109。在一些实施例中，第二导电内连层109可包括栅极接触件以及器件晶圆117的源极及漏极区中的接触结构。在各种实施例中，第二导电内连层109可具有介于450到(例如，)的范围内的厚度。在一些实施例中，第二导电内连层109的更高厚度可引起更强的esd稳固性。
24.如图1a中所示，晶圆堆叠100a可包括外延生长的层及第一层间电介质(interlayer dielectric，ild)111。在一些实施例中，第一ild可为例如可使用任何传统的沉积工艺(例如，原子层沉积(atomic layer deposition，ald)、化学气相沉积(chemical vapor deposition，cvd)或物理气相沉积(physical vapor deposition，pvd))进行沉积的氧化物(即，sio2)或低介电常数介电材料。在各种实施例中，外延生长的层及ild可具有介
于1100到1300(例如，1200)的范围内的厚度。
25.在一些实施例中，晶圆堆叠100a可包括在绝缘体层115的顶部上形成的硅(si)层113，绝缘体层115沉积在器件晶圆117的衬底之上。在各种实施例中，si层113可包含晶体硅。这样一来，例如晶体管等半导体器件可能够以晶体硅制作。在一些实施例中，si层113可具有介于350到(例如，)的范围内的厚度且绝缘层115可具有介于180到(例如，)的范围内的厚度。在一些实施例中，对于12英寸的晶圆，si层113与绝缘层115的总厚度约小于0.775mm。
26.在各种实施例中，也可将晶圆堆叠100a翻转，以有利于倒装芯片封装。如图1b中所示，在晶圆结合之后，将晶圆堆叠100a翻转以形成晶圆堆叠100b。然后，如图1c中所示，在翻转之后，对器件晶圆117进行刻蚀及抛光，以在晶圆堆叠100c中使用beol制作工艺来制作第三导电内连层119。此可通过刻蚀工艺、抛光工艺或减薄工艺来实行。第三导电内连层119可用于将集成电路(ic)的组件与在器件晶圆117上图案化的其他微器件内连。在其他实施例中，第三导电内连层119可包括适于经由焊料凸块121将集成电路(ic)及在器件晶圆117上(例如，在si层113中)图案化的其他微器件内连到上部封装的接触件(焊盘)、内连配线及垂直导电路径(通孔)。在又一些实施例中，beol制作工艺可使用导电材料，例如铝(al)、铜(cu)或铜系合金，以在第三导电内连层119中形成金属化线及通孔。
27.在一些实施例中，第三导电内连层119用作在晶圆的背侧处形成的后段(beol)层。在一些实施例中，第三导电内连层119可具有近似28,000到的厚度。在一些实施例中，第三导电内连层119包括多个金属层m0到mt，其中在第三导电内连层119中金属层的总数目介于从2个到20个的范围内。
28.在一些实施例中，在晶圆结合及翻转之后，对载体晶圆101实行刻蚀工艺、抛光工艺或减薄工艺以减小其厚度。由于此处载体晶圆101包括esd保护电路，因此在减薄工艺之后载体晶圆101不会被完全移除，并且esd保护电路不会受到减薄的影响。
29.图2示出根据本公开一些实施例的在载体晶圆201中实施的具有电路控制开关205的esd保护电路的阵列203的示意图。在一些实施例中，esd保护电路的阵列203可在载体晶圆201上被图案化且被配置成从在器件晶圆209上图案化的敏感器件阵列211转移损坏性esd脉冲。此外，通过在载体晶圆201上制作大的esd保护电路，在载体晶圆201上图案化的esd保护电路的阵列203可节省用于各种集成电路及微器件的关键器件晶圆面积。
30.在各种实施例中，载体晶圆201可由各种材料制成，所述各种材料包括硅、钠钙玻璃、硼硅酸盐玻璃、蓝宝石、以及各种金属及陶瓷。此外，载体晶圆201可为正方形或矩形且其大小可被设计成匹配器件晶圆209。器件晶圆209包括器件阵列211，器件阵列211包括集成电路、内部电路、微机电系统(microelectromechanical system，mems)、微传感器、电力半导体、发光二极管、光子电路、中介层、嵌入式无源器件、和/或其它在硅及其它半导体材料(例如硅-锗、砷化镓及氮化镓)上或由硅及所述其它半导体材料制成的微器件。在又一些实施例中，器件阵列211还可包括凸起结构，例如焊料凸块以及金属支柱及柱。
31.在一些实施例中，在载体晶圆201上图案化的esd保护电路的阵列203可包括以下针对图4、图5、图6a、图6b及图6c论述的esd电路阵列或者任何其他esd保护电路系统。此外，图案化的esd保护电路阵列203可包括例如齐纳二极管(zener diode)、金属氧化物变阻器
(metal oxide varistor，mov)、暂态电压抑制(transient voltage suppression，tvs)二极管及常规互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)或双极箝位二极管等器件。
32.在一些实施例中，esd保护电路的阵列203包括多个esd保护器件及耦合到esd保护器件的开关205。在又一些实施例中，开关205中的每一者可被导通以将对应的esd保护器件激活，且被关断以将对应的esd保护器件去激活。
33.在又一些实施例中，载体晶圆201包括开关控制器206，开关控制器206被配置成基于来自器件晶圆209的控制信号210来控制开关205被导通或关断。这样一来，通过控制开关205，开关控制器206被配置成控制esd保护电路的阵列203中的所述多个esd保护器件中的每一者被对应的开关激活或去激活。被激活的esd保护器件可保护敏感器件阵列211不受暂态esd事件影响。在各种实施例中，开关控制器206在载体晶圆201中是esd保护电路的阵列203的部分或与所述esd保护电路的阵列203分离。在一个实施例中，开关控制器206在载体晶圆201中位于esd保护电路的阵列203旁边。
34.在又一些实施例中，器件晶圆209包括esd阵列控制电路216，esd阵列控制电路216是敏感器件阵列211的部分或者与敏感器件的阵列211分离。esd阵列控制电路216例如基于客户输入或客户要求来决定esd保护电路的阵列203中的所述多个esd保护器件之中要被激活的esd保护器件的数量。举例来说，esd阵列控制电路216可基于程序、使用与客户要求相关的输入信息来决定要被激活的esd保护器件的数量。
35.在一些实施例中，esd阵列控制电路216被配置成基于所述数量产生控制信号210，且在器件晶圆209被结合到载体晶圆201时将控制信号210发送到开关控制器206以控制开关205。在各种实施例中，控制信号210是以下中的一者：数字信号或射频信号。基于控制信号210，开关控制器206被配置成控制所述多个esd保护器件之中要被对应的开关激活的esd保护器件的数目。被激活的esd保护器件被配置成在esd事件期间对esd电压进行箝位，以保护敏感器件阵列211不受esd事件影响。
36.在又一些实施例中，可提供在载体晶圆201上图案化的esd保护电路的阵列203与在器件晶圆209上图案化的敏感器件阵列211之间的电连接件207。在一些实施例中，电连接件207可为由导电材料(例如焊料、金属或金属合金)形成的焊料球、凸块、柱状物、柱或其他结构以有利于电连接。在一些实施例中，电连接件207可有利于esd保护电路的阵列203及敏感器件阵列211向电力供应节点vdd、接地节点vss以及输入/输出(input/output，i/o)引脚的电连接。在又一些实施例中，开关205可通过开关控制器206导通或关断，以激活esd保护电路的阵列203中的esd保护器件的部分或全部。当被激活的esd保护器件通过电连接件207电连接到电力供应节点vdd、接地节点vss以及输入/输出引脚时，被去激活的esd保护器件与电力供应节点vdd、接地节点vss或输入/输出引脚中的至少一者电断开。
37.使用载体晶圆201中的电路控制开关205，esd阵列控制电路216可被编程成决定所述多个esd保护器件之中要被激活的esd保护器件的数目，且被配置成产生指示所述数目的控制信号210。esd保护电路的阵列203中较大数目的被激活的esd保护器件可为敏感器件阵列211提供较强的esd稳固性，但可能在集成电路中产生较大的寄生电容。相比之下，esd保护电路的阵列203中较少数目的被激活的esd保护器件可在集成电路中产生较小的寄生电容，但不可为敏感器件阵列211提供强的esd稳固性。使用可编程esd阵列控制电路216，可基
于客户要求或客户输入来确保特定的esd电阻水平，而不会引起大的寄生电容。
38.在又一些实施例中，载体晶圆201及器件晶圆209被分成多个管芯或多个ic。esd保护电路的阵列203、敏感器件阵列211、esd阵列控制电路216及开关控制器206位于每一管芯或每一ic中。
39.图3a示出根据本公开一些实施例的具有在载体晶圆303中实施的esd电路阵列305的半导体器件301的剖视图。如图3a中所示，在载体晶圆303中实施的esd电路阵列305会增加器件晶圆中的布线资源，由此放出用于将更多功能集成到半导体器件301中的空间。在一些实施例中，开关控制器在载体晶圆303中是esd电路阵列305的部分或位于esd电路阵列305旁边，以控制esd电路阵列305中的开关将esd电路阵列305中的esd保护器件激活或去激活。
40.根据一个实施例，半导体器件301可包括后段(beol)层307，后段层307包括被配置成将在层309前段(“front-end-of-line，feol”)部分及中段(“meol”)部分中制作的集成电路与微器件内连的接触件、绝缘层、多个金属层级(level)、及结合位点。在一些实施例中，beol层307形成在esd保护电路的阵列之下。
41.在一些实施例中，层309的feol部分包括半导体衬底及局部地掩埋在半导体衬底中的内连轨条。在一些实施例中，层309的meol部分可包括栅极接触件以及连接到在层309的feol部分中形成的集成电路的源极及漏极区的接触结构。在一些实施例中，feol及meol层309在beol层307之下形成。在一些实施例中，feol及meol层309包括esd阵列控制电路，以决定esd电路阵列305中要被激活的esd保护器件的数目。
42.在各种实施例中，半导体器件301可包括电力输送网络(“power delivery network，pdn”)层315，电力输送网络层315被用于向各个集成电路及微器件输送电力。在一些实施例中，pdn层315在前段(“feol”)及中段(“meol”)层309之下形成。在一些实施例中，pdn层为图1所示器件层117的部分。此外，pdn层315中的电力输送网络可通过金属填充的硅穿孔(through-silicon via，tsv)(半导体穿孔)或通过镶嵌型接触件连接到feol层的掩埋的内连轨条。此外，feol及meol层309还可包括层内连通孔313，层内连通孔313被配置成将信号从pdn层315布线到beol层307。在一些实施例中，层内连通孔313可被在feol及meol层309中形成的集成电路及其内连件屏蔽。
43.在又一些实施例中，半导体器件301还可包括多个焊料凸块端子319(被称为凸块焊盘)，所述多个焊料凸块端子319用作输入/输出(i/o)端子以及电力供应(vdd及vss)接触件。在一个实施例中，焊料凸块端子319可在pdn层315的底表面之上形成。在一些实施例中，焊料凸块端子319可为线性对准的凸块焊盘阵列，其中每一线性对准的凸块焊盘阵列可具有一个或多个i/o凸块焊盘、一个或多个vdd凸块焊盘、以及一个或多个vss凸块焊盘。
44.如图3a中所示，在esd事件期间，可经由pdn层315、feol及meol层309、以及beol层307将esd信号317布线到esd电路阵列305，由此保护内部集成电路及微器件不受发生在焊料凸块端子319处的esd事件影响。图3a中所示结构的一些示例性优点可包括向esd电路阵列305的esd信号布线方法，所述方法将可能存在于内部集成电路及微器件内部的寄生放电元件的影响最小化。举例来说，图3a中所示的esd信号317布线方法将内部集成电路与feol及meol层309中存在的寄生放电元件屏蔽开。另外，图3a所示结构可为esd信号317提供客制化的金属布线/方案。图3a中所示的结构的另一示例性优点包括器件晶圆中可用于应用专
用电路的布线资源的增加。图3a中所示的结构的另一示例性优点包括使用esd电路阵列305的有限功耗及有限寄生电容对内部集成电路的特定esd保护水平进行可编程的控制。
45.图3b示出根据一些实施例的在载体晶圆303中实施的esd电路阵列321的一部分的剖视图。这样一来，图3b中所示的esd电路阵列321的示例性部分包括在载体晶圆303的硅衬底中形成的一个或多个二极管。此外，所述一个或多个二极管中的至少一者可为n型二极管。在此方面，n型二极管326可在n阱区323内形成。在一些实施例中，n阱区323可与用于在衬底中产生n阱以用于制作pmos电路的掺杂步骤同时进行掺杂，且因此不需要向标准互补金属氧化物半导体(cmos)制作工艺添加附加的制作步骤。在一些实施例中，n型二极管326的n阱区323可包括阴极区325及阳极区327。阴极区325可掺杂有n型掺杂剂且阳极区327可掺杂有p型掺杂剂。在一些实施例中，p型掺杂剂可选自iii族元素(例如硼、镓等)且n型掺杂剂可选自v族元素(例如砷及磷等)。作为另一实例，esd电路阵列321还可包括在载体晶圆303的衬底中形成的p型二极管330。如图3b中所示，p型二极管330可被构造在阳极p+掺杂区329与阴极n+掺杂区域331之间。
46.图4a示出根据本公开一些实施例的esd电路阵列400的示意性电路图。在一些实施例中，esd电路阵列400可被实施成图2中的esd保护电路的阵列203的至少一部分或者图3中的esd电路阵列305。
47.如图4a中所示，esd电路阵列400包括并联地电耦合在电力供应轨条421与esd总线422之间的二极管401的阵列。在一些实施例中，电力供应轨条421是高电平电力供应轨条(high power supply rail)或低电平电力供应轨条(low power supply rail)。在一些实施例中，高电平电力供应轨条在电力供应节点vdd(例如，端子或输入板)处连接到电力供应节点“vdd”；且低电平电力供应轨条在较低电压节点vss处连接到接地节点“vss”，接地节点vss被设定为零(地)或零附近的电压。在图4a中所示的实施例中，esd电路阵列400包括连接到电力供应节点vdd的高电平电力供应轨条421-1、连接到接地节点vss的低电平电力供应轨条421-2、以及根据选择连接到vdd或vss中的任一者的电力供应轨条421-3。
48.在又一些实施例中，二极管401中的每一者当被对应的开关403启动时电耦合在第一节点411与第二节点412之间。对应的开关403串联地电连接到二极管401。第一节点411连接到电力供应轨条421；且第二节点412连接到esd总线422。对于每一二极管401，二极管401的一个端子电耦合到电力供应轨条421中的一者；二极管401的另一端子经由对应的开关403电耦合到esd总线422中的一者。
49.在一些实施例中，连接到低电平电力供应轨条421-2的被激活的二极管是esd保护器件，所述esd保护器件被配置成提供使esd电流流动到低电平电力供应轨条421-2的路径。在一些实施例中，连接到高电平电力供应轨条421-1的被激活的二极管是esd保护器件，所述esd保护器件被配置成提供使esd电流流动到esd总线422的路径。在又一些实施例中，esd总线422彼此电耦合且电耦合到输入/输出(i/o)凸块焊盘431、432、433。在又一些实施例中，电力供应轨条421彼此电耦合或者具有相同的电压。
50.在一些实施例中，二极管401中的每一者表示通过并联地连接多个二极管形成的二极管群组。图4b示出根据本公开一些实施例的esd电路阵列(例如，图4a中的esd电路阵列400)的局部布局400-1的俯视图。局部布局400-1包括与图4a中所示的二极管441、442、443、444对应的四个二极管群组441、442、443、444的布局。
51.如图4b中所示，二极管群组441、442、443、444中的每一者包括并联地连接的多个二极管。举例来说，二极管群组1 441包括在n阱区451中形成且并联地连接在esd总线与vdd之间的n型二极管；二极管群组2 442包括在n阱区452中形成且并联地连接在esd总线与vdd之间的n型二极管；二极管群组3 443包括在p阱区453中形成且并联地连接在esd总线与vss之间的p型二极管；并且二极管群组4 444包括在p阱区454中形成且并联地连接在esd总线与vss之间的p型二极管。n型二极管的剖视图可参照图3b中的n型二极管326。在一些实施例中，二极管群组441、442、443、444也彼此并联地连接，其中每一二极管群组由相应的开关单独激活或去激活。在本教示的其他实施例中，可存在多条金属线用于图4b中的二极管的内连，以便平稳地进行放电。
52.图5示出根据本公开一些实施例的esd电路阵列500的另一示意性电路图。在一些实施例中，esd电路阵列500可被实施成图2中的esd保护电路的阵列203的至少一部分或者图3中的esd电路阵列305。
53.除了esd电路阵列500包括并联地电耦合在电力供应轨条521与esd总线422之间的双端子器件501的阵列(双端子器件501可能不是二极管)之外，图5中的esd电路阵列500具有与图4a中的esd电路阵列400相同的结构。图5中的每一电力供应轨条521可为连接到vdd的高电平电力供应轨条或连接到vss的低电平电力供应轨条。一般来说，在载体晶圆中图案化的双端子器件501的阵列可被实施成esd电力箝位电路的任何阵列。在图5中，每一双端子器件501用作具有两个端子的esd保护器件，其中所述两个端子中的第一端子电耦合到电力供应轨条521中的一者；且所述两个端子中的第二端子经由对应的开关403电耦合到esd总线422中的一者。图6a到图6c示出根据本公开一些实施例的可被实施成图5中的双端子器件501的示例性esd电力箝位电路。
54.图6a示出根据一些实施例的可被实施成在载体晶圆上形成的如上述实施例中的任意者中所论述的esd阵列的一部分的esd电力箝位电路600a。在一些实施例中，esd电力箝位电路600a包括跨越两个节点601及603电连接的高电流容量的场效晶体管(field-effect transistor，fet)607。在一些实施例中，当所述两个节点601及603中的一者为高电平电力供应节点(例如，vdd引脚)或低电平电力供应节点(例如，vss引脚)时，所述两个节点601及603中的另一者连接到esd总线。根据其他实施例，esd电力箝位电路600a可包括串联地连接在节点601与603之间的多个高电流容量的场效晶体管(fet)。在又一些实施例中，fet 607可提供用于在esd事件期间从第一节点601放电的电流路径。这样一来，fet 607可具有量级(order)为2,000微米(μm)到9,000微米(μm)的沟道宽度，以便处理esd事件期间出现的大电流。
55.此外，如图6a中所示，esd电力箝位电路600a包括rc触发网络605，rc触发网络605包括与电阻器611串联的电容器609。rc触发网络605连接在节点601与603之间。esd电力箝位电路600a还包括组成反相器的两个晶体管613(例如，pmos)及615(例如，nmos)。在一些实施例中，晶体管613及615的栅极通常耦合到节点604。当esd事件发生时，第一节点601处的电压相对于第二节点603处的电压上升。另外，在esd事件期间，由于电容器609的响应慢，节点604的电压会保持接近第二节点603的电压，因此使得晶体管615关断且晶体管613导通。随后，fet 607的栅极处的电压被导通的晶体管613拉高，且fet607被触发以在节点601与603之间传导电流，从而提供esd箝位。在其他实施例中，如果第二节点603经受esd事件，则
esd电流可流经fet 607的本征体二极管。在一些实施例中，图2、图3a、图5中所示的esd电路阵列203、305、500分别可被实施成在载体晶圆中图案化的esd电力箝位电路600a的阵列。这样一来，在载体晶圆中实施的esd电力箝位电路的阵列可增加器件晶圆中的用于其他应用专用电路的布线资源。
56.图6b示出根据一些实施例的示例性esd电力箝位电路600b。如图6b中所示，esd电力箝位电路600b包括触发网络617，触发网络617包括与电容器619串联地连接的电阻器621。触发网络617可分别在节点601与603之间耦合。此外，在esd事件期间，触发网络617可驱动fet 607(图6a)(例如，n沟道mos(金属氧化物半导体)晶体管)的栅极。这样一来，当esd事件发生时，第一节点601的电压相对于第二节点603上升且使得fet 607导通。在一些实施例中，图2、图3a、图5中所示的esd电路阵列203、305、500分别可被实施成在载体晶圆中图案化的esd电力箝位电路600b的阵列。
57.图6c示出根据一些实施例的示例性esd电力箝位电路600c。如图6c中所示，esd电力箝位电路600c可包括基于二极管的触发网络623。在一些实施例中，基于二极管的触发网络623可包括使用一个或多个二极管627的阳极及所述一个或多个二极管627的阴极串联地连接的所述一个或多个二极管627，所述阳极被取向成朝向第一节点601且所述阴极被取向成朝向第二节点603。此外，基于二极管的触发网络623还可包括连接在所述一个或多个二极管627与第二节点603之间的电阻器625。另外，esd电力箝位电路600c还可包括fet 607(在图6a中论述)，fet607的栅极连接到所述一个或多个二极管627与电阻器625之间的节点。
58.在操作中，基于二极管的触发网络623被配置成当电阻器625两端的电压达到预定电平时驱动fet 607，以导通fet607。这样一来，使得fet 607将电流从第一节点601传导到第二节点603的触发电压由串联地连接的二极管627的数目及fet 607的阈值电压决定。在此方面，在esd事件期间，当第一节点601上的电压靠近触发电压时，fet]607传导相对大量的电流。此外，在一些实施例中，触发电压可通过调整二极管的数目来编程，或者在另一实施例中通过调整代替正常二极管中的一个或多个正常二极管使用的一个或多个二极管627的击穿电压来编程。在一些实施例中，图2、图3a、图5中所示的esd电路阵列203、305、500分别可被实施成在载体晶圆中图案化的esd电力箝位电路600c的阵列。在一些实施例中，图6a到图6c中所示的第一节点与第二节点可在分别被实施在图2、图3a、图5中所示的esd电路阵列203、305、500中的任意者中时进行交换。在一些实施例中，图5中的不同的esd电力箝位电路501可被分别实施成图6a到图6c中所示的不同的esd电力箝位电路600a、600b、600c。
59.图7示出根据一些实施例的用于形成静电放电(esd)保护器件的方法700的流程图。尽管图7中所示的示例性方法是针对图1到图6阐述的，但应理解，此示例性方法并不限于图1到图6中公开的此种结构且可单独地独立于图1到图6中公开的结构。另外，图7中所示的示例性方法的一些操作可以不同的次序发生和/或与除本文中示出及/或阐述的操作或事件之外的其他操作或事件同时发生。此外，在实施本公开的一个或多个方面或者实施例时可能并不需要所有所示出的操作。此外，本文中所绘示的操作中的一个或多个操作可在一个或多个单独的操作及/或阶段中施行。
60.在操作701处，提供第一半导体晶圆，第一半导体晶圆具有第一半导体衬底。在一些实施例中，第一半导体晶圆可包括要被保护不受esd事件影响的晶体管器件。在各种实施
例中，晶体管器件可形成集成电路或微器件。
61.在操作703处，可在第一半导体衬底上形成要被保护不受esd事件影响的内部电路。在一些实施例中，第一半导体晶圆的第一半导体衬底可在电力输送网络(pdn)层的顶部上形成，电力输送网络层被配置成向在第一半导体衬底中形成的内部电路输送电力。此外，根据一些实施例，在第一半导体衬底中的内部电路形成的内连线可在后段(beol)层上进行图案化，所述后段层在第一半导体衬底的顶表面上形成。
62.在操作705处，可提供第二半导体晶圆，第二半导体晶圆具有第二半导体衬底。在又一些实施例中，第一半导体晶圆与第二半导体晶圆可使用不同的半导体制造工艺来制作。
63.在操作707处，可在第二半导体衬底上形成esd保护器件的阵列，esd保护器件各自与对应的开关进行耦合。在一些实施例中，esd保护器件的阵列可包括与用于导通或关断esd电力箝位电路的开关进行耦合的esd电力箝位电路。esd保护器件的阵列被配置成将响应于esd事件而产生的高电流从第一半导体衬底中的内部电路导出。
64.在又一些示例性实施例中，操作707处的形成esd保护器件的阵列还可包括在第二半导体晶圆的第二半导体衬底中形成多个半导体阱且在所述多个半导体阱中形成具有相反类型的掺杂剂的第一掺杂区与第二掺杂区。在一些实施例中，第一掺杂区及第二掺杂区电连接在高电平电力供应轨条与低电平电力供应轨条之间。
65.在操作709处，在第二半导体衬底上在esd保护器件的阵列旁边形成开关控制器，以控制esd保护器件中的一个或多个esd保护器件被对应的开关激活。在一些实施例中，操作703处的形成内部电路还包括在内部电路中形成esd阵列控制电路。esd阵列控制电路能够被编程成决定esd保护器件的阵列中要被激活的esd保护器件的数目，且被配置成产生指示所述数目的控制信号。因此，在操作709处形成的开关控制器被配置成基于控制信号来控制对应的开关激活所述数目的esd保护器件，以保护内部电路不受esd事件影响。
66.在晶圆结合操作711处，将第一半导体晶圆结合到第二半导体晶圆。在一些实施例中，第一半导体晶圆可为器件晶圆且第二半导体晶圆可为载体晶圆。此外，在晶圆结合操作711期间，载体晶圆的前表面与器件晶圆的前表面可被放置成彼此接触且通过热压结合而结合。在一些示例性晶圆堆叠形成工艺中，在晶圆结合操作711期间，可将载体晶圆结合到器件晶圆的高密度等离子体(hdp)氧化物层。
67.在一个实施例中，一种公开的装置包括：内部电路，在第一晶圆中形成；静电放电(esd)电路的阵列，在载体晶圆中形成，其中所述esd电路包括多个esd保护器件，所述多个esd保护器件各自耦合到对应的开关且被配置成保护所述内部电路不受暂态esd事件影响；以及开关控制器，位于所述载体晶圆中，其中所述开关控制器被配置成基于来自所述第一晶圆的控制信号控制所述多个esd保护器件中的每一者被所述对应的开关激活或去激活，且其中所述第一晶圆结合到所述载体晶圆。在一些实施例中，所述内部电路包括静电放电阵列控制电路；且所述静电放电阵列控制电路决定所述多个静电放电保护器件之中要被激活的静电放电保护器件的数量，且被配置成基于所述数量产生所述控制信号。在一些实施例中，所述控制信号是以下中的一者：数字信号或射频信号；且所述静电放电阵列控制电路基于程序、使用与客户要求相关的输入信息来决定要被激活的静电放电保护器件的所述数量。在一些实施例中，所述多个静电放电保护器件中的每一者当被所述对应的开关激活时
电耦合在第一节点与第二节点之间。在一些实施例中，所述第一节点连接到电力供应轨条；且所述第二节点连接到静电放电总线。在一些实施例中，所述多个静电放电保护器件包括并联地电耦合在所述电力供应轨条与所述静电放电总线之间的二极管的阵列。在一些实施例中，所述多个静电放电保护器件包括并联地电耦合在所述电力供应轨条与所述静电放电总线之间的静电放电电力箝位电路的阵列。在一些实施例中，所述静电放电电力箝位电路中的至少一者还包括：静电放电检测电路，包括与电容器串联的电阻器且被配置成检测所述暂态静电放电事件；反相器，具有连接到所述静电放电检测电路的输入；以及场效晶体管(fet)，具有连接到所述反相器的输出的栅极。在一些实施例中，所述电力供应轨条是高电平电力供应轨条或低电平电力供应轨条；且所述静电放电保护器件被配置成提供使静电放电电流在所述电力供应轨条是低电平电力供应轨条时流动到所述电力供应轨条或者在所述电力供应轨条是高电平电力供应轨条时流动到所述静电放电总线的路径。在一些实施例中，所述静电放电总线电耦合到输入/输出(i/o)凸块焊盘。
68.在另一实施例中，公开一种包括静电放电(esd)保护器件的装置。所述装置包括：第一晶圆，在所述第一晶圆中形成有集成电路；以及第二晶圆，结合到所述第一晶圆。所述第二晶圆包括：多个esd保护器件，各自与对应的开关进行耦合，以及开关控制器，被配置成基于来自所述第一晶圆的控制信号控制所述多个esd保护器件之中要被所述对应的开关激活的esd保护器件的数目，其中被激活的所述esd保护器件被配置成在esd事件期间对esd电压进行箝位以保护所述集成电路不受所述esd事件影响。在一些实施例中，所述多个静电放电保护器件在位于所述第二晶圆的硅衬底中的半导体阱中形成；且所述第一晶圆还包括被配置成对所述集成电路进行内连的后段(beol)金属化层。在一些实施例中，所述集成电路包括静电放电阵列控制电路；且所述静电放电阵列控制电路能够被编程成决定所述多个静电放电保护器件之中要被激活的静电放电保护器件的所述数目，且被配置成产生用于指示所述数目的所述控制信号。在一些实施例中，所述第二晶圆还包括：彼此电耦合的多个电力供应轨条；以及彼此电耦合的多条静电放电总线，其中所述静电放电总线电耦合到输入/输出(io)凸块焊盘。在一些实施例中，所述多个静电放电保护器件中的每一者具有两个端子；所述两个端子中的第一端子电耦合到所述电力供应轨条中的一者；且所述两个端子中的第二端子经由所述对应的开关电耦合到所述静电放电总线中的一者。
69.在又一实施例中，公开一种形成静电放电(esd)保护器件的方法。所述方法包括：提供第一半导体晶圆，所述第一半导体晶圆具有第一半导体衬底；在所述第一半导体衬底上形成要被保护不受esd事件影响的内部电路；提供第二半导体晶圆，所述第二半导体晶圆具有第二半导体衬底；在所述第二半导体衬底上形成esd保护器件的阵列，所述esd保护器件各自与对应的开关进行耦合；在所述第二半导体衬底上在所述esd保护器件的阵列的旁边形成开关控制器，其中所述开关控制器被配置成控制所述esd保护器件中的至少一者被所述对应的开关激活以保护所述内部电路不受所述esd事件影响；以及将所述第一半导体晶圆结合到所述第二半导体晶圆。在一些实施例中，形成所述内部电路还包括：在所述内部电路中形成静电放电阵列控制电路，其中所述静电放电阵列控制电路能够被编程成决定所述静电放电保护器件的阵列中要被激活的静电放电保护器件的数目，且被配置成产生用于指示所述数目的控制信号。在一些实施例中，所述开关控制器被配置成基于所述控制信号控制所述开关激活所述数目的静电放电保护器件，以保护所述内部电路不受所述静电放电
array，fpga)或其他可编程逻辑器件、或其任意组合。逻辑区块、模块及电路可还包括天线和/或收发器，以与网络内或器件内的各种组件进行通信。被编程成实行本文中的功能的处理器将变成专门编程的或专用的处理器，且可被实施成计算器件的组合，例如dsp与微处理器的组合、多个微处理器、一个或多个微处理器与dsp核的结合、或者实行本文中所述的功能的任何其他合适的配置。
76.如果以软件的形式实施，则所述功能可作为一个或多个指令或代码存储在计算机可读介质上。因此，本文中所公开的方法或算法的步骤可被实施成存储在计算机可读介质上的软件。计算机可读介质包括计算机存储介质及通信介质二者，包括可能够将计算机程序或代码从一个地方传递到另一地方的任何介质。存储介质可为可由计算机存取的任何可用介质。作为实例而非限制，这种计算机可读介质可包括随机存取存储器(random access memory，ram)、只读存储器(read-only memory，rom)、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，eeprom)、只读光盘(compact disk-rom，cd-rom)或其他光盘存储体、磁盘存储体或其他磁性存储器件、或者可用于以指令或数据结构的形式存储所期望的程序代码且可由计算机存取的任何其他介质。
77.在本文件中，本文使用的用语“模块”是指用于实行本文中所述的相关联的功能的软件、韧件、硬件以及这些元件的任意组合。另外，为进行论述，各种模块被阐述为离散模块；然而，对于所属领域中的一般技术人员来说显而易见的是，可将两个或更多个模块组合形成单个模块，由所述单个模块实行根据本公开的实施例的相关联的功能。
78.对本公开中所述的实施方式的各种修改对于所属领域中的技术人员来说将显而易见，且在不背离本公开的范围的条件下，本文中所定义的一般原理也可应用于其他实施方式。因此，本公开并非旨在仅限于本文中所示的实施方式，而是符合与本文所公开新颖特征及原理一致的最宽广范围，如以上权利要求书中所述。
79.[符号的说明]
[0080]
100a、100b、100c：晶圆堆叠
[0081]
101、117：晶圆
[0082]
102：晶圆结合工艺
[0083]
103：薄绝缘材料
[0084]
105：高密度等离子体(hdp)氧化物层
[0085]
107：第一导电内连层
[0086]
109：第二导电内连层
[0087]
111：第一层间电介质(ild)
[0088]
113：硅(si)层
[0089]
115：绝缘体层
[0090]
119：第三导电内连层
[0091]
121：焊料凸块
[0092]
201、303：载体晶圆
[0093]
203、305、321、400、500：电路阵列
[0094]
205：开关
[0095]
206：开关控制器
[0096]
207：电连接件
[0097]
209：器件晶圆
[0098]
210：控制信号
[0099]
211：器件阵列
[0100]
216：esd阵列控制电路
[0101]
301：半导体器件
[0102]
307：后段(beol)层
[0103]
309：层
[0104]
313：层内连通孔
[0105]
315：电力输送网络(pdn)层
[0106]
317：esd信号
[0107]
319：焊料凸块端子
[0108]
323、451、452、453、454：n阱区
[0109]
325：阴极区
[0110]
326：n型二极管
[0111]
327：阳极区
[0112]
329：阳极p+掺杂区
[0113]
330：p型二极管
[0114]
331：阴极n+掺杂区域
[0115]
400-1：局部布局
[0116]
401：二极管
[0117]
403：开关
[0118]
411：第一节点
[0119]
412：第二节点
[0120]
421、421-3、521：电力供应轨条
[0121]
421-1：高电平电力供应轨条
[0122]
421-2：低电平电力供应轨条
[0123]
422：esd总线
[0124]
431、432、433：输入/输出(i/o)凸块焊盘
[0125]
441：二极管/二极管群组/二极管群组1
[0126]
442：二极管/二极管群组/二极管群组2
[0127]
443：二极管/二极管群组/二极管群组3
[0128]
444：二极管/二极管群组/二极管群组4
[0129]
501：双端子器件
[0130]
600a、600b、600c：esd电力箝位电路
[0131]
601、603、604：节点
[0132]
605：rc触发网络
[0133]
607：场效晶体管(fet)
[0134]
609、619：电容器
[0135]
611、621、625：电阻器
[0136]
613、615：晶体管
[0137]
617：触发网络
[0138]
623：基于二极管的触发网络
[0139]
627：二极管
[0140]
700：方法
[0141]
701、703、705、707、709：操作
[0142]
711：晶圆结合操作
[0143]
beol：后段
[0144]
feol+meol：前段+中段
[0145]
vdd：电力供应节点
[0146]
vss：接地节点
