一种多工位ft芯片测试系统及方法
技术领域
1.本发明属于ft测试技术领域，具体涉及一种多工位ft芯片测试系统及方法。
背景技术：2.芯片复杂度越来越高，为了保证出厂的芯片没有问题，需要在出厂前进行测试以确保功能完整性等，而芯片作为一个大规模生产的东西，大规模自动化测试是唯一的解决办法，靠人工或bench test是没法完成这样的任务的；在芯片封装前，先进行一部分的测试，以排除掉一些坏掉的芯片，而为了保证出厂的芯片都是没问题的，final test也即ft测试是最后的一道工序，也是必须的环节。
3.这需要专业的ate设备也即automatic test equipment，针对不同类型的芯片选择适合的ate设备，设计外围测试电路以连接ate设备和待测芯片，同时，需要进行测试程序开发，根据每一个测试项进行编程，操控instrument连接到芯片的引脚，给予特定的激励条件，然后去捕捉芯片引脚的响应，根据结果，判定这一个测试项是pass或者fail。
4.现有技术中ft测试时，通常采用单独的测试工位，如图1和图3所示，测试站station仅连接一个工位对待测芯片进行加装连接测试，这样测试方法对于数量庞大的待测芯片来说测试效率极低，测试成本极高。
技术实现要素：5.针对现有技术中存在的问题，本发明提供一种多工位ft芯片测试系统及方法，能够极大的提高芯片质量的测试效率。
6.本发明是通过以下技术方案来实现：
7.一种多工位ft芯片测试系统，其特征在于，包括控制处理系统computer、系统总线bus、ate设备、测试站station和多个测试板dut；
8.所述控制处理系统computer与系统总线bus通过gpib通信互联，所述控制处理系统computer用于向系统总线bus下达指令并收集判断待测芯片的性能；
9.所述系统总线bus上设置有多种测试系统资源板卡，所述系统总线bus用于通过多种测试系统资源板卡执行指令；
10.所述ate测试系统通过系统总线bus连接测试站station，所述测试站station连接有ate多个测试板dut，所述ate测试站station提供用户的64引脚接口和多个测试板dut对应连接形成测试工位，所述多个测试板dut连接待测芯片；
11.所述ate用于将指令传递至测试站station和接收芯片的响应信号，测试站station用于将指令依次传递至多个测试板dut，测试板dut用于将预设电路信号传递至待测芯片；测试系统资源板卡用于读取待测芯片的测试结果并传递至控制处理系统computer。
12.进一步，所述测试工位为四组。
13.进一步，所述测试系统资源板卡包括tif通信卡、ttl继电器控制板、pvi双路功率
板、dvi双路恒压恒流板、qvi四路恒压恒流板、tmu时间测量板、dio数字板、hvi高压板和cbit用户继电器控制板。
14.进一步，所述多个测试板dut设置有64引脚的牛头角接口，所述测试站station对应64引脚的牛头角接口和dut设置有64pin牛头角接口一一对应，且通过排线连接，用于完成测试工位测试。
15.进一步，所述测试板dut设置有芯片外围测试电路；
16.所述芯片外围测试电路包括四个继电器通道，四个继电器通道分别接入待测芯片的chrg引脚、prog引脚、bat引脚和vcc引脚；
17.所述待测芯片的gnd引脚接地。
18.进一步，所述继电器通道分别连接待测芯片的chrg引脚和prog引脚的输入和输出端连接检测接口电路。
19.进一步，所述分别连接待测芯片的bat引脚和vcc引脚的继电器通道并联。
20.一种多工位ft芯片测试系统的方法，其特征在于，包括以下步骤：
21.控制处理系统computer向系统总线bus下达指令，系统总线bus根据执行指令并选择适配的测试系统资源板卡；
22.测试系统资源板卡转换指令为预设激励条件并通过测试站station将指令依次传递至多个测试板dut；
23.ate设备将指令按照预设电路传递至测试板dut，测试板dut用于将预设电路信号传递至待测芯片，通过回路传递至对应的ate设备；测试系统资源板卡用于读取待测芯片响应指令的测试结果并穿至控制处理系统computer。
24.进一步，在测试待测芯片的充电截止电压时，采用待测四工位并行扫描，同时在控制处理系统computer中对多个测试工位预先进行标定。
25.与现有技术相比，本发明具有以下有益的技术效果：
26.本发明提供一种多工位ft芯片测试系统及方法，包括控制处理系统computer、系统总线bus、ate设备和多个测试板dut，控制处理系统computer连接系统总线bus，系统总线bus包括测试站station，测试站station提供给用户多个64引脚接口，这些接口连接多个测试板dut，测试站station的多个64引脚接口和测试板dut对应连接形成测试工位，待测芯片在多个测试工位上实现并行测试，单个测试工位芯片测试时间不变，仅需在测试充电截止电压过程中对多个测试工位进行标定，进而避免多工位扫描过程中测试数据不会彼此覆盖，保证测试结果的唯一性，其余测试过程与现有技术相同，进而极大地提高了芯片质量的测试效率，降低了芯片的测试成本。
附图说明
27.图1为现有技术中单工位测试平台结构框图；
28.图2为本发明具体实施例中一种多工位ft芯片测试系统的结构框图；
29.图3为现有技术中ate设备、测试站station、测试板dut和待测芯片组成的测试系统结构框图；
30.图4为本发明具体实施例中ate设备、测试站station、多个测试板dut和多个待测芯片组成的测试系统结构框图；
31.图5为本发明具体实施例中芯片连接外围电路图；
32.图6为本发明具体实施例中64引脚的牛头角接口电路图。
具体实施方式
33.下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
34.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
35.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
36.本发明提供一种多工位ft芯片测试系统，如图2和图4所示，包括控制处理系统computer、系统总线bus、ate设备和测试板dut；具体的，所述控制处理系统computer可以为计算机；本技术测试系统为测试模拟类产品为目标的高性能集成电路测试机，主要测试运放等线性电路、功放类电路、马达驱动类电路、电源管理类电路和收音机类电路等各类模拟电路和数模混合类电路。
37.所述控制处理系统computer与系统总线bus通过gpib通信互联，所述控制处理系统computer用于向系统总线bus下达指令并收集判断待测芯片的性能；
38.所述系统总线bus上设置有多种测试系统资源板卡，所述系统总线bus用于通过多种测试系统资源板卡执行指令；
39.所述系统总线bus连接测试站station，所述测试站station均连接多个测试板dut，具体的，所述测试站station是ate设备提供给用户的测试总线接口；所述测试板station的64引脚接口和测试板dut对应连接形成测试工位，所述多个测试板dut均连接待测芯片；
40.所述ate设备将测试指令传递给测试站station，测试站station将指令依次传递至测试板dut，ate设备用于将指令按照预设电路传递至测试板dut，测试板dut用于将预设电路信号传递至待测芯片，通过回路传递至ate设备；测试系统资源板卡用于读取待测芯片响应指令的测试结果并穿至控制处理系统computer。
41.具体的，在设计测试板dut的过程中，需要对各个电路模块及器件进行合理的布局。布局的总原则是尽可能将元器件按照同一方向排列，调整元器件位置，并使输入回路尽可能远离输出回路；为了保证焊接的易操作性元器件最少要保持0.5mm的间距；对于双面板，应一面放置表贴元件，一面放置过孔元件。
42.本发明提供的一种优选实施例为，所述测试工位为四组，即所述ate设备连接测试站station，测试站station连接有四个测试板dut，所述测试板dut上可分别加装一个待测芯片，即可实现四工位并行测试。
43.进一步的，所述测试系统资源板卡包括tif通信卡、ttl继电器控制板、pvi双路功率板、dvi双路恒压恒流板、qvi四路恒压恒流板、tmu时间测量板、dio数字板、hvi高压板和cbit用户继电器控制板。
44.本发明提供的一种优选实施例为，如图6所示，所述多个测试板dut设置有64引脚的牛头角接口，所述测试站station对应64引脚的牛头角接口设置有64pin牛头角，且其通过排线连接，用于完成不同的电路测试；具体的，本领域技术工作人员换可根据待测芯片特性设计测试板dut，即对64引脚的牛头角接口进行设计。
45.本发明提供的一种优选实施例为，如图5所示，所述测试板dut设置有芯片连接外围电路，具体的，所述芯片连接外围电路为金手指，测试板dut通过金手指连接待测芯片，多工位并行测试时，工程师根据测试工位的数量制作测试板dut，系统总线bus需要配置满足多工位测试需求的测试系统资源板卡；
46.所述芯片连接外围电路包括四个继电器通道，四个继电器通道分别接入待测芯片的chrg引脚、prog引脚、bat引脚和vcc引脚；
47.所述待测芯片的gnd引脚接地。
48.进一步的，所述继电器通道分别连接待测芯片的chrg引脚和prog引脚的输入和输出端连接检测接口电路。
49.进一步的，所述分别连接待测芯片的bat引脚和vcc引脚的继电器通道并联。
50.具体的，所述连接待测芯片的chrg引脚的继电器通道连接有qvi0通道，连接待测芯片的chrg引脚的继电器通道包括继电器k2b，继电器k2b的两个触点其中之一连接有电阻r3，形成接口qvi2；
51.所述连接待测芯片的prog引脚的继电器通道包括继电器k1b，继电器k1b的两个触点一个为qvi1通道，另一个触点连接有电阻rprog并接地；
52.所述连接待测芯片的bat引脚的继电器通道并联有dvi1通道，连接待测芯片的bat引脚的继电器通道包括继电器k4b，继电器k4b的两个触点其中一个触点连接电容c2并接地，另一个触点连接电阻r2后与电容c2合流接入地线；
53.所述连接待测芯片的vcc引脚的继电器通道并联有dvi0通道，连接待测芯片的vcc引脚的继电器通道包括继电器k3b，继电器k3b的两个触点其中一个触点连接电容cin，另一个触点连接电阻r1后与电容cin合流接入地线。
54.本发明提供一种多工位ft芯片测试系统的方法，包括以下步骤：
55.控制处理系统computer向系统总线bus下达指令，系统总线bus根据执行指令并选择适配的测试系统资源板卡；
56.测试系统资源板卡转换指令为预设激励条件并通过测试站station将指令传递至测试板dut；
57.ate设备将指令按照预设电路传递至测试板dut，测试板dut用于将预设电路信号传递至待测芯片，通过回路传递至对应的ate设备；测试系统资源板卡用于读取待测芯片响应指令的测试结果并穿至控制处理系统computer。
58.进一步的，在测试待测芯片的充电截止电压时，采用待测四工位并行扫描，同时在控制处理系统computer中对多个测试工位预先进行标定；具体的，芯片连接外围电路中的继电器k1b、继电器k2b、继电器k3b和继电器k4b均闭合，dvi0通道给vcc引脚加5v电压，qvi2通道通过2k电阻将chrg引脚上拉至5v电压，dvi1通道给bat引脚加初始电压4.15v，然后将bat引脚电压向上扫描，dvi1通道检测chrg引脚电压，当chrg引脚电压由低变高时，返回此刻bat引脚电压，即为充电截止电压。如果测试值在4.16-4.24v之间，则判定通过。为了实现四工位并行扫描，在测试程序中定义了工位标记flag[i]，当flag[i]＝1时，代表当前测试工位有效，i为0代表site1，i为1代表site2，i为2代表site3，i为3代表site4。使用工位标记flag[i]，保证了四工位扫描过程中测试数据不会彼此覆盖，保证了测试结果的唯一性。
[0059]
在进行开短路测试(open/short test)时，开短路测试又称为continuity test，这项测试用来检查芯片引脚电气特性上是否连接正常，有没有发生引脚之间短路的情况。qvi0通道拉100ua电流，测试chrg引脚电压，如果测试值在-0.3
‑‑
0.9v之间，则判定通过；dvi1通道拉100ua电流，测试bat引脚电压，如果测试值在-0.3
‑‑
0.9v之间，则判定通过；dvi0通道拉100ua电流，测试vcc引脚电压，如果测试值在-0.3
‑‑
0.9v之间，则判定通过；qvi1通道拉100ua电流，如果测试值在-0.3
‑‑
0.9v之间，则判定通过。
[0060]
在进行恒流充电电流测试(ibat)时，芯片连接外围电路中的继电器k1b、继电器k2b、继电器k3b和继电器k4b均闭合，dvi0通道给vcc引脚加5v电压，dvi1通道给bat引脚加3.6v电压，dvi1通道测量bat引脚电流，如果测试值在92～109ma之间，则判定通过。
[0061]
在进行涓流充电电流测试(trikl)时，芯片连接外围电路中的继电器k1b、继电器k2b、继电器k3b和继电器k4b均闭合，dvi0通道给vcc引脚加3.9v电压，dvi1通道给bat引脚加2.7v电压，dvi1通道测量bat引脚电流。如果测试值在6～15ma之间，则判定通过。
[0062]
完成所有测试项的程序开发和参数设置后，按照顺序先依次调试各个测试项，待每个测试项都调试通过后再进行综合调试。综合调试通过后对程序进行优化。程序优化的原则是尽量减少测试时间，主要是去除不必要的等待时间或在不影响测试结果的情况下尽量缩短等待时间和一些冗余的程序。
[0063]
本技术提供的一种优选实施例为，单工位测试时间为612ms，单工位每小时产出为4275颗，而采用本技术中测试工位并行测试的方法，四工位测试时间不变，每小时产出为10419，产出提升率为143％，提升效果明显。
[0064]
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。
技术特征：1.一种多工位ft芯片测试系统，其特征在于，包括控制处理系统computer、系统总线bus、ate设备、测试站station和多个测试板dut；所述控制处理系统computer与系统总线bus通过gpib通信互联，所述控制处理系统computer用于向系统总线bus下达指令并收集判断待测芯片的性能；所述系统总线bus上设置有多种测试系统资源板卡，所述系统总线bus用于通过多种测试系统资源板卡执行指令；所述ate测试系统通过系统总线bus连接测试站station，所述测试站station连接有ate多个测试板dut，所述ate测试站station提供用户的64引脚接口和多个测试板dut对应连接形成测试工位，所述多个测试板dut连接待测芯片；所述ate用于将指令传递至测试站station和接收芯片的响应信号，测试站station用于将指令依次传递至多个测试板dut，测试板dut用于将预设电路信号传递至待测芯片；测试系统资源板卡用于读取待测芯片的测试结果并传递至控制处理系统computer。2.根据权利要求1所述一种多工位ft芯片测试系统，其特征在于，所述测试工位为四组。3.根据权利要求1所述一种多工位ft芯片测试系统，其特征在于，所述测试系统资源板卡包括tif通信卡、ttl继电器控制板、pvi双路功率板、dvi双路恒压恒流板、qvi四路恒压恒流板、tmu时间测量板、dio数字板、hvi高压板和cbit用户继电器控制板。4.根据权利要求1所述一种多工位ft芯片测试系统，其特征在于，所述多个测试板dut设置有64引脚的牛头角接口，所述测试站station对应64引脚的牛头角接口和dut设置有64pin牛头角接口一一对应，且通过排线连接，用于完成测试工位测试。5.根据权利要求1所述一种多工位ft芯片测试系统，其特征在于，所述测试板dut设置有芯片外围测试电路；所述芯片外围测试电路包括四个继电器通道，四个继电器通道分别接入待测芯片的chrg引脚、prog引脚、bat引脚和vcc引脚；所述待测芯片的gnd引脚接地。6.根据权利要求5所述一种多工位ft芯片测试系统，其特征在于，所述继电器通道分别连接待测芯片的chrg引脚和prog引脚的输入和输出端连接检测接口电路。7.根据权利要求5所述一种多工位ft芯片测试系统，其特征在于，所述分别连接待测芯片的bat引脚和vcc引脚的继电器通道并联。8.一种多工位ft芯片测试系统的方法，其特征在于，基于权利要求1-7所述任意一种多工位ft芯片测试系统，包括以下步骤：控制处理系统computer向系统总线bus下达指令，系统总线bus根据执行指令并选择适配的测试系统资源板卡；测试系统资源板卡转换指令为预设激励条件并通过测试站station将指令依次传递至多个测试板dut；ate设备将指令按照预设电路传递至测试板dut，测试板dut用于将预设电路信号传递至待测芯片，通过回路传递至对应的ate设备；测试系统资源板卡用于读取待测芯片响应指令的测试结果并穿至控制处理系统computer。9.根据权利要求8所述一种多工位ft芯片测试系统的方法，其特征在于，在测试待测芯
片的充电截止电压时，采用待测四工位并行扫描，同时在控制处理系统computer中对多个测试工位预先进行标定。
技术总结本发明提供一种多工位FT芯片测试系统及方法，包括控制处理系统COMPUTER、系统总线BUS、ATE设备和多个测试板DUT，控制处理系统COMPUTER连接系统总线BUS，系统总线BUS包括测试站STATION，测试站STATION提供给用户多个64引脚接口，这些接口连接多个测试板DUT，测试站STATION的多个64引脚接口和测试板DUT对应连接形成测试工位，待测芯片在多个测试工位上实现并行测试，单个测试工位芯片测试时间不变，仅需在测试充电截止电压过程中对多个测试工位进行标定，进而避免多工位扫描过程中测试数据不会彼此覆盖，保证测试结果的唯一性，其余测试过程与现有技术相同，进而极大地提高了芯片质量的测试效率，降低了芯片的测试成本。降低了芯片的测试成本。降低了芯片的测试成本。
技术研发人员：王亮亮
受保护的技术使用者：天水华天科技股份有限公司
技术研发日：2022.03.30
技术公布日：2022/7/5
