1.本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法、存储系统。
背景技术：2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过三维地布置存储单元来提高存储密度。
4.在三维存储器结构中，包括垂直交错堆叠的多层栅极层和绝缘层构成的堆叠结构，在堆叠结构(或称“堆栈”)中形成有沟道孔，在沟道孔内形成有存储单元串，堆叠结构的栅极层作为每一层存储单元的栅线，从而实现堆叠式的三维存储器。
5.三维存储器的存储阵列包括核心(core)区和阶梯(stair step，ss)区。上述存储单元串位于核心区。阶梯区用来供存储阵列各层中的栅极层引出接触部。其中，核心区和阶梯区可被多个栅线隔槽(gate line slit，简称gls，或称“栅极狭缝”、“栅极缝隙”)隔开，从而分隔为多个块结构(block)。但是，该栅极隔槽在形成的过程中容易发生偏移，从而容易损伤沟道结构，从而导致沟道结构漏电。
6.因此，期望改进三维存储器的结构，以提高三维存储器的良率和可靠性，改善漏电问题。
技术实现要素：7.本公开的实施例提供一种三维存储器及其制备方法、存储系统，旨在解决栅极隔槽在形成的过程中容易发生偏移，从而容易损伤沟道结构，从而导致沟道结构漏电的问题。
8.为达到上述目的，本公开的实施例采用如下技术方案：
9.一方面，提供一种三维存储器的制备方法。该制备方法包括：在衬底的一侧形成叠层结构，所述叠层结构具有沿第一方向相邻的核心区和阶梯区；所述第一方向平行于所述衬底形成有所述叠层结构的侧面；形成贯穿所述堆叠结构的第一隔槽，所述第一隔槽沿所述第一方向延伸，且所述第一隔槽沿所述第一方向的一端靠近或落入所述核心区与所述阶梯区之间的分界区；在所述第一隔槽内形成第一分隔结构；形成贯穿所述堆叠结构的第二隔槽，所述第二隔槽沿所述第一方向延伸，所述第二隔槽与所述第一隔槽连通；以及，在所述第二隔槽内形成第二分隔结构，所述第二分隔结构与所述第一分隔结构共同构成一条栅极分隔结构。
10.本公开的上述实施例提供的三维存储器的制备方法，由于依次形成第一隔槽、第一分隔结构、第二隔槽和第二分隔结构，且第一隔槽靠近或经过核心区与阶梯区之间的分界面，因此能够先在容易发生偏移的区域形成沿第一方向长度较短的第一隔槽以及第一分隔结构，以使第一隔槽不容易发生偏移，也即不容易损伤沟道结构。之后，再形成第二隔槽
和第二分隔结构，由于各个第二隔槽均主要处于一个区域(如核心区或阶梯区中)，也即第二隔槽所处环境中的应力分布更加均衡，所以后续在形成沿第一方向长度较长的第二隔槽时，第二隔槽也不容易发生偏移，也即不容易损伤沟道结构，因此，上述实施例提供的制备方法所制备出的三维存储器，不容易导致沟道结构漏电，例如不容易因沟道使沟道结构中的沟道层与叠层结构中栅极导电层接触，而发生短路的问题。
11.在一些实施例中，所述第一隔槽包括沿所述第一方向依次连接的第一槽部和第二槽部；所述第一槽部沿所述第一方向的长度大于所述第二槽部沿所述第一方向的长度；至少所述第一槽部位于所述核心区。
12.在一些实施例中，所述第二槽部位于所述核心区或分界区。
13.在一些实施例中，所述第一隔槽包括沿所述第一方向依次连接的第一槽部和第二槽部；所述第一槽部沿所述第一方向的长度大于所述第二槽部沿所述第一方向的长度；至少所述第一槽部位于所述阶梯区。
14.在一些实施例中，所述第二槽部位于所述分界区；或者，所述第二槽部同时位于所述分界区和所述核心区。
15.在一些实施例中，在形成所述第一隔槽之前，还包括：形成多个沟道结构，所述多个沟道结构贯穿所述叠层结构，且所述多个沟道结构位于所述核心区。其中，距离所述阶梯区最近的沟道结构的靠近所述阶梯区的切面为第一参考面。所述第二槽部沿所述第一方向远离所述第一槽部的一端与所述第一参考面之间的间距，小于所述沟道结构的最大径向尺寸。
16.在一些实施例中，所述第二槽部沿所述第一方向远离所述第一槽部的一端，与所述第一参考面平齐。
17.在一些实施例中，所述第二隔槽沿所述第一方向的长度，大于所述第一隔槽沿所述第一方向的长度。
18.在一些实施例中，所述形成所述第一分隔结构，包括：向所述第一隔槽内填充第一绝缘材料。
19.在一些实施例中，所述形成所述第二分隔结构，包括：向所述第二隔槽的内壁上形成绝缘膜层；在所述绝缘膜层的内侧填充导电材料。或者，所述形成所述第二分隔结构，包括：向所述第二隔槽内填充第二绝缘材料。
20.在一些实施例中，所述制备方法还包括：形成贯穿所述叠层结构的第三隔槽，所述第三隔槽沿所述第一方向延伸，且所述第三隔槽位于所述阶梯区；在所述第三隔槽内形成第三分隔结构，所述第三分隔结构位于所述阶梯区；形成贯穿所述叠层结构的第四隔槽，所述第四隔槽沿所述第一方向延伸，且所述第四隔槽与所述第三隔槽连通；以及，在所述第四隔槽内形成第四分隔结构，所述第四分隔结构从所述阶梯区延伸至所述核心区，所述第四分隔结构与所述第三分隔结构共同构成另一条栅极分隔结构，所述叠层结构中位于所述一条栅极分隔结构与所述另一条栅极分隔结构之间的部分为一个块结构。
21.在一些实施例中，所述第一隔槽与所述第三隔槽在同一工艺步骤中形成，所述第一分隔结构与所述第一分隔结构在同一工艺步骤中形成；和/或，所述第二隔槽与所述第四隔槽在同一工艺步骤中形成，所述第二分隔结构与所述第四分隔结构在同一工艺步骤中形成。
22.在一些实施例中，所述制备方法还包括：在所述块结构上形成多个第一子栅极分隔结构；所述多个第一子栅极分隔结构位于所述核心区；各个第一子栅极分隔结构沿所述第一方向延伸，且多个第一子栅极分隔结构同时沿第一方向以及与所述第一方向交叉的第二方向间隔排列；所述第二方向和所述第一方向均平行于所述衬底。其中，所述第一分隔结构沿所述第一方向的长度，小于或等于该第一分隔结构与最靠近该第一分隔结构的第一子栅极分隔结构之间、沿所述第二方向的间距的1.15倍。
23.在一些实施例中，所述制备方法还包括：在所述块结构上形成多个第二子栅极分隔结构；所述多个第一子栅极分隔结构位于所述阶梯区；各个第二子栅极分隔结构均沿所述第一方向延伸，且多个第一子栅极分隔同时沿所述第一方向和所述第二方向间隔排列。
24.另一方面，提供一种三维存储器。该三维存储器包括：堆叠结构、第一分隔结构和第二分隔结构。其中，堆叠结构，具有沿第一方向相邻的核心区和阶梯区。第一分隔结构，沿所述第一方向延伸，且所述第一分隔结构沿所述第一方向的一端靠近或落入所述核心区与所述阶梯区之间的分界区。第二分隔结构，沿所述第一方向延伸，且所述第二分隔结构与所述第一分隔结构相连，共同构成一条栅极分隔结构。其中，所述栅极分隔结构沿第三方向贯穿所述堆叠结构，以将所述堆叠结构分隔为沿第二方向排列的多个块结构；所述第一方向与所述第二方向交叉，且均与所述第三方向垂直。
25.在一些实施例中，所述第一分隔结构包括沿所述第一方向依次连接的第一分隔部和第二分隔部；所述第一分隔部沿所述第一方向的长度大于所述第二分隔部沿所述第一方向的长度；至少所述第一分隔部位于所述核心区。
26.在一些实施例中，所述第二分隔部位于所述核心区或分界区。
27.在一些实施例中，所述第一分隔结构包括沿所述第一方向依次连接的第一分隔部和第二分隔部；所述第一分隔部沿所述第一方向的长度大于所述第二分隔部沿所述第一方向的长度；至少所述第一分隔部位于所述阶梯区。
28.在一些实施例中，所述第二分隔部位于所述分界区；或者，所述第二分隔部同时位于所述分界区和所述核心区。
29.在一些实施例中，所述三维存储器，还包括：多个沟道结构，所述多个沟道结构贯穿所述叠层结构，且所述多个沟道结构位于所述核心区。其中，距离所述阶梯区最近的沟道结构的靠近所述阶梯区的切面为第一参考面。所述第二分隔部沿所述第一方向远离所述第一分隔部的一端与所述第一参考面之间的间距，小于所述沟道结构的最大径向尺寸。
30.在一些实施例中，所述第二分隔部沿所述第一方向远离所述第一分隔部的一端，与所述第一参考面平齐。
31.在一些实施例中，所述第一分隔结构沿所述第一方向的两侧均连接有所述第二分隔结构。
32.在一些实施例中，所述第一分隔结构的材料为绝缘材料；所述第二分隔结构包括绝缘膜层以及位于所述绝缘膜层内侧的绝缘材料。
33.在一些实施例中，所述第一分隔结构和所述第二分隔结构中的一者形成有间隙结构，另一者形成有延伸部；所述延伸部延伸至所述间隙结构内，且与所述间隙结构相连接。
34.在一些实施例中，该三维存储器还包括：第三分隔结构，沿所述第一方向延伸，且位于所述阶梯区；第四分隔结构，沿所述第一方向延伸，与所述第三分隔结构相连；其中，所
述第四分隔结构从所述阶梯区延伸至所述核心区，所述第四分隔结构与所述第三分隔结构共同构成另一条栅极分隔结构，所述一条栅极分隔结构与所述另一条栅极分隔结构之间为一个所述块结构。
35.在一些实施例中，所述第三分隔结构和所述第四分隔结构中的一者形成有间隙结构，另一者形成有延伸部；所述延伸部延伸至所述间隙结构内，且与所述间隙结构相连接。
36.在一些实施例中，所述间隙结构包括两个连接块，两个所述连接块均沿所述第二方向延伸，且沿所述第一方向间隔排列。所述延伸部包括第一延伸部分和第二延伸部分，所述第一延伸部分沿所述第二方向延伸，所述第二延伸部分与所述第一延伸部分相连接，且所述第二延伸部分沿所述第一方向延伸以与所述连接块电连接。
37.在一些实施例中，至少一个所述连接块上设置有凹槽；与所述连接块对应的所述第二延伸部分的至少部分嵌入至所述凹槽内。
38.在一些实施例中，所述核心区的数量为两个，所述阶梯区的数量为一个；所述阶梯区位于两个所述核心区之间。
39.又一方面，提供一种存储系统。该存储系统包括：如上述任一项实施例所述的三维存储器；和，控制器，所述控制器与所述三维存储器耦合，并被配置为控制所述三维存储器存储数据。
40.可以理解地，本公开的上述实施例提供的三维存储器和存储系统，其所能达到的有益效果可参考上文中三维存储器的制备方法的有益效果，此处不再赘述。
附图说明
41.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
42.图1为根据一些实施例的一种存储系统的结构框图；
43.图2为根据一些实施例的另一种存储系统的结构框图；
44.图3为根据一些实施例的一种三维存储器的结构图；
45.图4为根据一些实施例的一种三维存储器的俯视图；
46.图5为根据一些实施例的一种三维存储器的俯视图；
47.图6为根据一些实施例的一种三维存储器的制备方法的流程图；
48.图7a为根据一些实施例的一种三维存储器的结构图；
49.图7b为根据一些实施例的一种叠层结构的结构图；
50.图8a～图8f为根据一些实施例的三维存储器在制备第一隔槽后的结构图；
51.图8g为根据一些实施例的第一隔槽的结构示意图；
52.图9a～图9f为根据一些实施例的三维存储器在制备第一分隔结构后的结构图；
53.图9g为根据一些实施例的第一分隔结构的结构示意图；
54.图10为根据一些实施例的三维存储器在制备第二隔槽后的结构图；
55.图11为根据一些实施例的三维存储器在制备第二分隔结构后的结构图；
56.图12为根据一些实施例的一种三维存储器的制备方法的流程图；
57.图13为根据一些实施例的三维存储器在制备第三隔槽后的结构图；
58.图14为根据一些实施例的三维存储器在制备第三分隔结构后的结构图；
59.图15为根据一些实施例的三维存储器在制备第四隔槽后的结构图；
60.图16为根据一些实施例的三维存储器在制备第四分隔结构后的结构图；
61.图17为根据一些实施例的一种三维存储器的制备方法的流程图；
62.图18为根据一些实施例的一种栅极分隔结构的结构图；
63.图19为根据一些实施例的另一种栅极分隔结构的结构图；
64.图20为根据一些实施例的一种三维存储器的结构图。
具体实施方式
65.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
66.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
67.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
68.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
69.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
70.本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
71.另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
72.在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在
某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
73.本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
74.如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料；也可以包括绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底等的复合材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
75.术语“三维存储器”是指，包括呈阵列布置且垂直延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)的半导体器件。
76.本公开的一些实施例提供一种存储系统1000。请参阅图1和图2，该存储系统1000包括控制器400和三维存储器300。其中，控制器400与三维存储器300耦合，并被配置为控制三维存储器300存储数据。
77.其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。存储系统1000也可以应用于并且封装至不同类型的电子产品中，例如，移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其他任何具有存储器的电子设备。
78.在一些示例中，请参阅图1，存储系统1000包括控制器400和一个三维存储器300；在另一些示例中，存储系统1000包括控制器400和多个三维存储器300。示例性的，请参阅图2，存储系统1000包括控制器400和四个三维存储器300。其中，存储系统1000例如可以被集成至存储器卡中，存储系统1000例如也可以集成至固态硬盘(solid state drives，简称ssd)中。
79.其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的一种。
80.在一些示例中，在存储系统1000中，控制器400被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
81.在另一些示例中，在存储系统1000中，控制器400被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板计算机、膝上型计算机等移动设备的数据
存储器以及企业存储阵列。
82.在一些示例中，控制器400可以被配置为管理存储在三维存储器300中的数据，并且与外部设备(例如主机)通信。
83.在一些示例中，控制器400还可以被配置为控制三维存储器300的操作，例如，读取、擦除和编程操作。
84.在一些示例中，控制器400还可以被配置为管理关于存储在或要存储在三维存储器300中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。
85.在一些示例中，控制器400还被配置为处理关于从三维存储器300读取的或者被写入到三维存储器300的数据的纠错码。
86.容易理解的是，控制器400还可以执行任何其他合适的功能，例如，格式化三维存储器300。又例如，控制器400可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
87.需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
88.上述控制器例如可以是中央处理器(central processing unit，cpu)，通用处理器，数字信号处理器(digital signal processor，dsp)，专用集成电路(application-specific integrated circuit，asic)，现场可编程门阵列(field programmable gate array，fpga)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。
89.本公开的一些实施例提供一种三维存储器300。该三维存储器300可以应用于上述存储系统1000中，当然，该三维存储器300也可以应用于其他的存储系统中，本公开对此不做限制。
90.请参阅图3，该三维存储器300包括堆叠结构12。该堆叠结构12具有沿第一方向y相邻的核心区c和阶梯区ss。堆叠结构12位于阶梯区ss中的部分是呈阶梯状的。
91.示例性的，请参阅图4，该堆叠结构12具有沿第一方向y排列的两个核心区c，以及位于两个核心区c之间的阶梯区ss。在这种情况下，可以沿相反的方向双向地驱动三维存储器300分别位于两个核心区c中的部分，提高驱动效率。
92.如图3所示，堆叠结构12包括沿第三方向z交替堆叠的栅极介质层121和栅极导电层122。
93.示例性的，栅极介质层121例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个；栅极导电层122例如可以包括导电材料，该导电材料例如可以包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅和硅化物中的至少一个。
94.需要说明的是，在堆叠结构12中，多个栅极介质层121的厚度可以大致相同，也可以不相同；同理，多个栅极导电层122的厚度可以大致相同，也可以不相同。此外，堆叠结构12的堆叠层数决定了第三方向z上的存储单元的个数；该堆叠结构12的堆叠层数例如可以为32层、64层、96层、128层、256层、316层等，堆叠结构12的堆叠层数越多，集成度越高，也即，存储单元的个数越多。具体可根据实际存储需求来设计堆叠结构12的堆叠层数及堆叠
高度，本公开对此不做具体限制。
95.示例性的，每个栅极导电层122的外侧依次包围有一个粘合层和一个栅极阻挡层，该粘合层有助于增加栅极阻挡层和栅极导电层122之间的附着力。其中，上述栅极阻挡层的材料可以为高介电常数材料，例如氧化铝；上述粘合层的材料例如可以为氮化钽、氮化钛等。
96.示例性的，请参阅图3，每个栅极导电层122包括：多个栅极线1221；其中，栅极线1221例如可以作为字线。
97.在一些示例中，请参阅图3和图4，三维存储器300还包括：多个沟道结构17。其中，请参阅图3，多个沟道结构17均沿第三方向z贯穿堆叠结构12；且多个沟道结构17位于核心区c。
98.需要说明的是，一个沟道结构17及其周围的部分栅极导电层122构成一个存储单元串。也即，三维存储器300中位于核心区c的部位中能够形成多个存储单元串，每个存储单元串包括多个存储单元，以用于信息的存储。在这种情况下，三维存储器300可以通过沟道结构17实现数据存储功能。
99.其中，多个存储单元串均沿第三方向z贯穿堆叠结构12，且分别沿第一方向y和第二方向x依次排列。需要说明的是，第一方向y和第二方向x相互交叉。例如，第一方向y和第二方向x可以相互垂直。此外，第一方向y和第二方向x均与上述第三方向z垂直。
100.示例性的，如图3所示，沟道结构17从其侧壁接触栅极导电层122，并构成存储单元；沟道结构17的一端(如图3中沟道结构17的上端)引出为漏极，并与位线(bit line，bl)连接；沟道结构17的另一端(如图3中沟道结构17的下端)通过源极层11引出为源极，并与源线(source line，sl)连接。
101.示例性的，如图3所示，该沟道结构17包括：沟道孔171和依次形成在沟道孔171内的存储功能层172和沟道层173。
102.其中，存储功能层172例如可以包括：依次形成在沟道孔171内的阻挡介质层、电荷存储层和隧穿介质层。
103.需要说明的是，沟道孔171内例如可以依次层叠形成氧化物-氮化物-氧化物-多晶硅(oxide-nitride-oxide-poly，onop)结构。在这种情况下，阻挡介质层的材料例如可以为氧化硅，电荷存储层的材料例如可以为氮化硅，隧穿介质层的材料例如可以为氧化硅，沟道层173的材料例如可以为多晶硅。
104.在上述步骤中，还可以采用诸如cvd、pvd或ald等薄膜沉积工艺，在形成有存储功能层172和沟道层173的沟道孔171内填充电介质材料，例如氧化硅，以形成具有沟道层173、存储功能层172和所填充的电介质材料的沟道结构17，所形成的沟道结构17可以称为“onopo”结构。
105.请参阅图3，堆叠结构12包括：位于阶梯区ss的多个台阶124，多个台阶124可沿第一方向y依次排列。台阶124包括顶面1241和侧面1242。请参阅图4，距离阶梯区ss最近的沟道结构17的靠近阶梯区ss的切面，至阶梯区ss中第一个台阶的侧面之间的区域为核心区c与阶梯区ss之间的分界区m。
106.在一些实施例中，请参阅图3和图4，该三维存储器300还包括：多个虚拟沟道结构18。其中，多个虚拟沟道结构18均沿第三方向z贯穿堆叠结构12，且多个虚拟沟道结构18可
位于阶梯区ss。当然，在其他的一些实施例中，该多个虚拟沟道结构18还可以位于分界区和/或核心区，本公开对此不做限制。
107.需要说明的是，虚拟沟道结构18例如可以不实际用作存储单元，而是起到为三维存储器300提供机械支撑和/或负载平衡的作用。
108.示例性的，请参阅图3，该虚拟沟道结构18可包括：虚拟沟道孔181和填充在虚拟沟道孔181内的绝缘材料182。
109.其中，上述绝缘材料182在三维存储器300的制作过程中不会被去除，因而能够支撑三维存储器300，使得三维存储器300不易坍塌。上述绝缘材料182可以为氧化物，该氧化物例如可以为氧化硅。
110.在一些实施例中，请参阅图3和图4，该三维存储器300还可以包括多个栅极分隔结构16。多个栅极分隔结构16沿第二方向x依次排列，且均沿第一方向y延伸。其中，请参阅图4，多个栅极分隔结构16将堆叠结构12分隔为多个块结构125。多个块结构125均沿第一方向y延伸，且沿第二方向x依次排列，每个块结构125包括沿第一方向y相邻的核心区和阶梯区。
111.需要说明的是，在形成多个栅极分隔结构16时，可以采用各向异性刻蚀的方法先形成栅极隔槽，该各向异性刻蚀例如可以包括干法刻蚀。其中，例如可以通过控制刻蚀的时间，使得刻蚀至衬底停止。
112.在此基础上，栅极隔槽中例如可以通过填充绝缘材料、或者依次填充绝缘材料和导电材料，从而形成栅极分隔结构16。
113.在栅极隔槽中填充绝缘材料和导电材料的情况下，请参阅图3，可以先形成绝缘膜层1601，然后再在绝缘膜层1601的内侧填充导电材料以形成导电柱1602。导电柱1602的一端可以与源极层11电连接，从而形成阵列共源极结构(array common source，acs)。示例性的，如图3所示，上述导电柱1602可以通过导电连接层1603与源极层11电连接，以通过源极层11引出为源极。其中，导电连接层1603的导电率可大于或等于导电柱1602的导电率。
114.继续参阅图3，示例性的，该三维存储器300还包括：绝缘填充层13和多个字线连接触点14。其中，绝缘填充层13覆盖多个台阶124；多个字线连接触点14均沿第三方向z贯穿绝缘填充层13，且多个字线连接触点14分别电连接至不同的台阶124上。
115.容易理解的是，由于栅极线1221例如可以作为字线，因此，字线连接触点14通过与栅极线1221(即字线)电连接，能够使控制信息通过字线连接触点14传输至栅极线1221(即字线)，以实现信息在存储区c中的读写。
116.需要说明的是，形成绝缘填充层13的方法例如可以为化学气相沉积(chemical vapor deposition，cvd)工艺，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺、高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition，hdp-cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺等。其中，绝缘填充层13的材料可以为teos(正硅酸乙酯，tetraethyl orthosilicate)；或者绝缘填充层13的材料可以与栅极介质层121的材料相同，例如，该绝缘填充层13的材料还可以为氧化硅。此外，例如可以通过化学机械研磨(chemical mechanical polish，cmp)工艺对绝缘填充层13远离源极层11的表面进行平坦化处理。
117.请参阅图5，本公开发明人经研究发现：由于栅极分隔结构16沿第一方向y延伸，栅极分隔结构16较长，且需要同时经过核心区c和阶梯区ss，而核心区c中的膜层结构与阶梯
区ss中的膜层结构不同(例如核心区c内包括叠层结构12和沟道结构17，而阶梯区内通过刻蚀一部分叠层结构12形成阶梯结构124，然后形成覆盖阶梯结构124的绝缘填充层，并设置虚拟沟道结构18，其中，虚拟沟道结构18与沟道结构17可以相同，也可以不同)，这导致，在刻蚀形成用于容纳栅极分隔结构16的栅极隔槽时，整条栅极隔槽所处环境中的应力分布不均衡，从而使得栅极隔槽的位于核心区c中靠近阶梯区ss的边缘区域中的部分(例如图5中栅极分隔结构16位于虚线框内的部分)容易发生偏移(例如朝向图5中箭头所指的方向发生位移)，从而容易损伤沟道结构17，导致沟道结构17漏电，例如可能使沟道结构17中的沟道层173与叠层结构12中栅极导电层122接触，从而发生短路。
118.基于此，本公开的一些实施例提供了一种三维存储器的制备方法，请参阅图6，该制备方法包括s1～s5。
119.s1、在衬底的一侧形成叠层结构，叠层结构具有沿第一方向相邻的核心区和阶梯区。
120.该步骤中，如图7a和图7b所示，叠层结构12'形成在衬底10上，且叠层结构12'包括沿第一方向y相邻的核心区c和阶梯区ss，第一方向y平行于衬底10形成有该叠层结构的侧面。可以理解的是，图中是以一个核心区c和一个阶梯区ss进行示意，但本公开实施例中的叠层结构12'并不局限于此，也即，该叠层结构12'既可以在一个核心区c的周边设置一个阶梯区ss，也可以是如图8a所示，在两个核心区c的中间设置一个阶梯区ss。
121.需要说明的是，此处的叠层结构12'，可以直接为前述的包括沿第三方向z交替堆叠的栅极介质层121和栅极导电层122的堆叠结构12；或者，也可以为沿第三方向z交替堆叠的栅极介质层121和栅极牺牲层122'，即如图7b所示的结构。在叠层结构12'包括交替堆叠的栅极介质层121和栅极牺牲层122'的情况下，示例性的，可以在形成前述的栅极隔槽后，通过栅极隔槽将栅极牺牲层122'置换为栅极导电层122，以形成前述的堆叠结构12。
122.此外，不对该三维存储器300的具体形成顺序进行限制。示例性的，可以先形成叠层结构12'，然后形成贯穿叠层结构12的沟道结构17，再然后在部分叠层结构12'上形成多个台阶124，并在台阶124上形成绝缘覆盖层13；再然后形成例如位于阶梯区ss的虚拟沟道结构18，以及形成穿过绝缘覆盖层13且连接在台阶124上的字线连接触点14，从而形成包含前述结构的三维存储器300。
123.s2、形成贯穿叠层结构的第一隔槽，第一隔槽沿第一方向延伸，且第一隔槽沿第一方向的一端靠近或落入核心区与阶梯区之间的分界区。
124.在该步骤中，如图8a～图8f所示，形成了沿第三方向z贯穿叠层结构12'的第一隔槽01，第一隔槽01沿第一方向y延伸。此处的分界区m为前述的距离阶梯区ss最近的沟道结构17的靠近阶梯区ss的切面(如图8a～图8f中的第一参考面p1)，至阶梯区ss中第一个台阶124的侧面1242(如图8a～图8f中的第二参考面p2)之间的区域。
125.如图8a和图8f所示，上述“靠近”：可以是指该第一隔槽01与该第一参考面p1之间的距离d1小于或等于100nm，例如可以10nm、30nm、50nm、70nm或100nm等。
126.上述“落入”：例如可以是第一隔槽01靠近阶梯区ss的一端落入分界区m，即如图8b和图8c所示；又例如可以是第一隔槽01靠近核心区c的一端落入分界区m，即如图8d和图8e所示。
127.s3、在第一隔槽内形成第一分隔结构；
128.在该步骤中，如图9a～图9f所示，可以通过在第一隔槽01内填充第一绝缘材料，形成第一分隔结构161。此处的第一绝缘材料，例如可以为氧化硅、二氧化硅等材料。
129.s4、形成贯穿叠层结构的第二隔槽，所述第二隔槽沿所述第一方向延伸，所述第二隔槽与所述第一隔槽连通。
130.在该步骤中，如图10所示，形成了沿第三方向z贯穿叠层结构12的第二隔槽02，第二隔槽02沿第一方向y延伸，且第二隔槽02与第一隔槽01连通。
131.示例性的，如图10所示，第二隔槽02的数量可以为两个，每个第二隔槽可以分别与第一隔槽01的一端相连通。可以理解的是，对于上述阶梯区ss位于两个核心区c之间的结构而言，如图8c和图10所示，上述第一隔槽01的数量可以为两个，第二隔槽02的数量可以为三个，两个第一隔槽01和三个第二隔槽02可以沿第一方向y交替连通，使得每个第一隔槽01可以靠近或经过一个分界面m。
132.s5、在第二隔槽内形成第二分隔结构，第二分隔结构与第一分隔结构共同构成一条栅极分隔结构。
133.在该步骤中，如图11所示，在第二隔槽02内形成第二分隔结构162，第二分隔结构162也沿第一方向y延伸。第二分隔结构162与第一分隔结构161相连，从而构成一条栅极分隔结构16。
134.在一些示例中，该第二分隔结构162可以通过向第二隔槽02内填充第二绝缘材料形成，此处的第二绝缘材料，例如可以为氧化硅、二氧化硅等材料。
135.在另一些示例中，如图7a所示，可以先在第二隔槽02的内壁上形成绝缘膜层1601，然后再在绝缘膜层的内侧填充导电材料(例如多晶硅)，从而形成导电柱1602。该导电柱1602后续可以作为阵列共源极结构(array common source，acs)，具体可参阅前文中的描述，此处不在赘述。
136.需要说明的是，在实际生产过程中，所形成的第二隔槽02，可以刚好与第一隔槽01相接，或者也可以与第一隔槽01具有重叠区域。在两者具有重叠区域的情况下，形成第二隔槽02时，会使第一分隔结构161位于重叠区域中的部分被去除，同样的，后续在第二隔槽02中形成第二分隔结构162时，会在该重叠区域内形成部分第二分隔结构162。此时，第一分隔结构161沿第一方向y的一端(例如图9a～图9c中第一分隔结构161的右端，或图9d～图9f中第一分隔结构161的左端)，仍可以满足靠近或落入核心区c与阶梯区ss之间的分界区m。
137.综上所述，本公开上述一些实施例中提供的三维存储器的制备方法，由于依次形成第一隔槽01、第一分隔结构161、第二隔槽02和第二分隔结构162，且第一隔槽01靠近或经过核心区c与阶梯区ss之间的分界面m，因此能够先在容易发生偏移的区域形成沿第一方向y长度较短的第一隔槽01以及第一分隔结构161，以使第一隔槽01不容易发生偏移，也即不容易损伤沟道结构17。之后，再形成第二隔槽02和第二分隔结构162，由于各个第二隔槽02均主要处于一个区域(如核心区c或阶梯区ss中)，也即第二隔槽02所处环境中的应力分布更加均衡，所以后续在形成沿第一方向y长度较长的第二隔槽02时，第二隔槽02也不容易发生偏移，也即不容易损伤沟道结构17。因此，上述实施例提供的制备方法所制备出的三维存储器300，不容易导致沟道结构17漏电，例如不容易因沟道使沟道结构17中的沟道层173与叠层结构12中栅极导电层122接触，而发生短路的问题。
138.在一些示例中，第二隔槽02的长度(如图10中的l2)大于第一隔槽01的长度(即图
8a～图8f中示出的l1)。可以理解的是，图10中位于两侧的两个第二隔槽02只是示意出了一部分，而并非是表示第二隔槽02的长度比第一隔槽01的长度设置的更短。
139.需要说明的是，在一些示例中，第一隔槽01内填充绝缘材料，且第一隔槽01在第二方向x上的尺寸大于第二隔槽02在第二方向x上的尺寸。而本公开上述一些示例中，由于第一隔槽01沿第一方向y的长度较短，即使第一隔槽01在第二方向x上的尺寸稍大一些，也不会大幅降低所制备出的三维存储器300的存储容量，因此，这样设置，相较于设置沿第一方向y的长度较长的第一隔槽01而言，还有利于提高所制备出的三维存储器300的存储容量。
140.在上述叠层结构12'包括沿第三方向z交替堆叠的栅极介质层121和栅极牺牲层122'的情况下，参阅图7a和图7b，示例性的，形成第二隔槽02之后，可以经第二隔槽02可将叠层结构12'中的栅极牺牲层122'置换为栅极导电层122，此时，第一分隔结构161还可以对叠层结构12'起到支撑的作用，提升叠层结构12'的稳定性。
141.在一些实施例中，在形成第一隔槽01之前，还包括：形成多个沟道结构17，所述多个沟道结构17贯穿叠层结构12'，且所述多个沟道结构17位于核心区c。
142.其中，参阅图8a～图8f，定义：距离阶梯区ss最近的沟道结构17的靠近阶梯区ss的切面为第一参考面p1；阶梯区ss中第一个台阶124(即最靠近核心区的台阶124)的侧面1242为第二参考面p2；下文中，将基于第一参考面p1和第二参考面p2对本公开的一些实施例进行介绍。
143.在一些实施例中，如图8g所示，第一隔槽01包括沿所述第一方向y依次连接的第一槽部011和第二槽部012；第一槽部011沿第一方向y的长度大于第二槽部012沿第一方向y的长度。
144.在一些示例中，如图8a～图8c所示，至少第一槽部011位于核心区c。在此基础上，示例性的，如图8a和图8b所示，第二槽部012可以位于核心区c。或者，如图8c所示，第二槽部012可以位于分界区m。
145.需要说明的是，第一槽部011和第二槽部012只是为了便于说明本公开的一些实施例中的第一隔槽01的设置位置，而做出的划分，实际上，第一隔槽01仍是一个整体。示例性的，对于图8a和图8b的示例，第一槽部011和第二槽部012之间并没有单一且固定的分界位置，例如能够满足两者长度关系的任意位置都可以作为分界位置。而对于图8c的示例而言，例如可以将第一参考面p1所在的位置，作为第一槽部011和第二槽部012的分界位置。
146.在一些示例中，如图8a和图8c所示，第二槽部012沿第一方向y远离第一槽部011的一端与第一参考面p1之间的间距d1，小于沟道结构17的最大径向尺寸d2。在此基础上，示例性的，如图8b所示，第二槽部012沿第一方向y远离第一槽部011的一端，可以与第一参考面p1平齐。
147.需要说明的是，此处的“第二槽部012沿第一方向y远离第一槽部011的一端”是指：第一隔槽01的靠近阶梯区ss的一端。如图8a所示，该第一隔槽01的靠近阶梯区ss的一端可以位于核心区c；或者，如图8b所示，该第一隔槽01的靠近阶梯区ss的一端可以位于第一参考面p1；或者，如图8c所示，该第一隔槽01的靠近阶梯区ss的一端可以位于分界区m。
148.在上述一些示例中，由于第二槽部012沿第一方向y远离第一槽部011的一端，距离与第一参考面p1较近，可以使第一隔槽01形成在刻蚀过程中容易发生偏移且损伤沟道结构17的区域，通过先在这一区域形成第一隔槽01，在第一隔槽01内形成第一分隔结构161，使
得整条栅极隔槽在形成的过程中，各个位置都不容易发生偏移，也即不容易损伤到沟道结构17，可以有效的改善沟道结构17漏电的问题。
149.在一些示例中，如图8d～图8f所示，至少第一槽部011位于阶梯ss。在此基础上，示例性的，如图8d和图8e所示，第二槽部012可以位于分界区m(此时的第二槽部012不延伸至核心区c)。或者，如图8f所示，第二槽部012可以位于同时位于分界区m和核心区c。
150.需要说明的是，对于图8d～图8f的示例，可以将第二参考面p2所在的位置，作为第一槽部011和第二槽部012的分界位置。
151.在一些示例中，如图8d和图8f所示，第二槽部012沿第一方向y远离第一槽部011的一端与第一参考面p1之间的间距d1，小于沟道结构17的最大径向尺寸d2。在此基础上，示例性的，如图8e所示，第二槽部012沿第一方向y远离第一槽部011的一端，可以与第一参考面p1平齐。
152.需要说明的是，此处的“第二槽部012沿第一方向y远离第一槽部011的一端”是指：第一隔槽01的靠近核心区c的一端。如图8d所示，该第一隔槽01的靠近核心区c的一端可以位于分界区m；或者，如图8e所示，该第一隔槽01的靠近核心区c的一端可以位于第一参考面p1；或者，如图9c所示，该第一隔槽01的靠近核心区c的一端可以位于核心区c。
153.在上述一些示例中，由于第二槽部012沿第一方向y远离第一槽部011的一端，距离与第一参考面p1较近，可以使第一隔槽01形成在刻蚀过程中容易发生偏移且损伤沟道结构17的区域，通过先在这一区域形成第一隔槽01，在第一隔槽01内形成第一分隔结构161，使得整条栅极隔槽在形成的过程中，各个位置都不容易发生偏移，也即不容易损伤到沟道结构17，可以有效的改善沟道结构17漏电的问题。
154.在一些实施例中，如图12所示，该三维存储器300的制备方法还包括：s11～s14。
155.s11、形成贯穿叠层结构的第三隔槽，第三隔槽沿第一方向延伸，且第三隔槽位于阶梯区。
156.在该步骤中，如图13所示，形成了沿第三方向z贯穿叠层结构12'的第三隔槽03，第三隔槽03沿第一方向y延伸，且第三隔槽03位于所述阶梯区。
157.示例性的，该第三隔槽03可以与前述的第一隔槽01在同一工艺步骤中形成，这样有利于简化工艺，降低制作成本。
158.s12、在第三隔槽内形成第三分隔结构，第三分隔结构位于阶梯区。
159.在该步骤中，如图14所示，可以通过在第三隔槽01内填充绝缘材料，形成第三分隔结构163。此处的绝缘材料例如可以为氧化硅、二氧化硅等材料。
160.示例性的，该第三分隔结构163可以与前述的第一分隔结构161在同一工艺步骤中形成，此时该第三分隔结构163与第一分隔结构161材料相同，这样设计，有利于简化工艺，降低制作成本。
161.s13、形成贯穿叠层结构的第四隔槽，第四隔槽沿第一方向延伸，且第四隔槽与第三隔槽连通。
162.在该步骤中，如图15所示，形成了沿第三方向z贯穿叠层结构12'的第四隔槽04，第四隔槽04沿第一方向y延伸。示例性的，如图18所示，第四隔槽04的数量可以为两个，这个第四隔槽04可以分别与第三隔槽03的一端相连通。示例性的，该第四隔槽04可以与前述的第二隔槽02在同一工艺步骤中形成，这样有利于简化工艺，降低制作成本。
163.s14、在第四隔槽内形成第四分隔结构，第四分隔结构从阶梯区延伸至核心区，第四分隔结构与第三分隔结构共同构成另一条栅极分隔结构。
164.在该步骤中，如图16所示，在第四隔槽04内形成第四分隔结构164，第四分隔结构164也沿第一方向y延伸。第四分隔结构164与第三分隔结构163相连，从而构成另一条栅极分隔结构16。
165.示例性的，该第四分隔结构164可以与前述的第二分隔结构162在同一工艺步骤中形成，此时该第四分隔结构164与第二分隔结构162材料相同，这样设计，有利于简化工艺，降低制作成本。
166.继续参阅图16，堆叠结构12中位于一条栅极分隔结构(包括第一分隔结构161和第二分隔结构162)与另一条栅极分隔结构(包括第三分隔结构163和第四分隔结构164)之间的部分为一个块结构125。
167.在一些实施例中，如图17所示，该三维存储器300的制备方法还包括：s21～s22。
168.s21、在块结构上形成多个第一子栅极分隔结构。
169.在该步骤中，如图15和图16所示，可以在形成第二隔槽02的同时，形成用于容纳第一子栅极分隔结构191的隔槽1901，之后，便可以直接在该隔槽1901内形成第一子栅极分隔结构191。多个第一子栅极分隔结构191位于核心区c。各个第一子栅极分隔结构191沿所述第一方向y延伸，且多个第一子栅极分隔结构191同时沿第一方向y以及第二方向x间隔排列。多个第一子栅极分隔结构191可以将块结构125分隔为多个指结构，多个指结构沿第二方向x依次排列。
170.参阅图16，第一分隔结构161沿第一方向y的长度l3，小于或等于该第一分隔结构161与最靠近该第一分隔结构161的第一子栅极分隔结构191之间，沿第二方向x的间距d4的1.15倍。这样设置，可以避免第一分隔结构161沿第一方向y的尺寸l过长，进而可以更好的改善栅极隔槽刻蚀过程中，容易发生偏移而损伤沟道结构17的问题。
171.s22、在块结构上形成多个第二子栅极分隔结构。
172.多个第一子栅极分隔结构位于阶梯区；多个第一子栅极分隔结构均沿所述第一方向延伸，且分别沿第一方向和第二方向间隔排列。
173.在该步骤中，如图15和图16所示，可以在形成第二隔槽02的同时，形成用于容纳第二子栅极分隔结构192的隔槽1902，之后，便可以直接在该隔槽1902内形成第二子栅极分隔结构192。这样，可以形成多个间隔排列的第二子栅极分隔结构192(例如各个第二子栅极分隔结构192沿所述第一方向延伸，且多个第二子栅极分隔结构192同时沿第一方向y以及第二方向x排列)，这样设计有利于实现栅极置换以及释放应力，从而对阶梯区ss起到更好的固定支撑作用，以提高整个三维存储器300的稳固性。
174.示例性的，多个第二子栅极分隔结构192与多个第一子栅极分隔结构191在第二方向x上交错布置(也即不沿第一方向y并排设置)。这样设计，有利于使三维存储器300更容易实现中心驱动。
175.此外，该三维存储器300的制备方法还可以包括以下步骤：首先去除底部的衬底10(如图7a中示出的衬底10)，以暴露出沟道结构17延伸入衬底10中的部分，以及栅极分隔结构延16伸入衬底10中的部分；然后打开沟道结构17的存储功能层172以暴露出沟道层173的末端，并打开栅极分隔结构16的绝缘膜层1601以暴露出导电柱1602；最后形成源极层11，使
源极层11同时与沟道层173的末端以及导电柱1602电接触，即形成如图3所示的结构。
176.在一些示例中，如图3所示，在暴露出导电柱1602后，还可以在导电柱1602上形成上述导电连接层1603，以提高导电柱1602与源极层11之间的电连接性能。
177.本公开一些实施例提供了一种三维存储器300。示例性的，该三维存储器300可以通过上述三维存储器的制备方法制备而成。由于该三维存储器300采用如上所述的方法制备，此时，该三维存储器300具有如上所述的全部有益效果，例如不容易导致沟道结构17漏电，不容易因沟道使沟道结构17中的沟道层173与叠层结构12中栅极导电层122接触，而发生短路的问题。
178.在一些实施例中，如图3和图16所示，该三维存储器300包括上述堆叠结构12、第一分隔结构161和第二分隔结构162。此处的堆叠结构12、第一分隔结构161和第二分隔结构162均为前文中所述的结构，此处不再赘述。
179.参阅图9a～图9f，第一分隔结构161沿第一方向的一端靠近或落入核心区c与阶梯区ss之间的分界区m。此处的分界区m为前述的距离阶梯区ss最近的沟道结构17的靠近阶梯区ss的切面(如图9a～图9f中的第一参考面p1)，至阶梯区ss中第一个台阶124的侧面1242(如图9a～图9f中的第二参考面p2)之间的区域。
180.如图9a和图9f所示，上述“靠近”：可以是指该第一分隔结构161与该第一参考面p1之间的距离d1小于或等于100nm，例如可以10nm、30nm、50nm、70nm或100nm等。
181.上述“落入”：例如可以是第一分隔结构161靠近阶梯区ss的一端落入分界区m，即如图9b和图9c所示；又例如是第一分隔结构161靠近核心区c的一端落入分界区m，即如图9d和图9e所示。
182.本公开一些实施例提供的三维存储器300，由于依次形成第一隔槽01、第一分隔结构161、第二隔槽02和第二分隔结构162，且第一隔槽01靠近或经过核心区c与阶梯区ss之间的分界面m，因此能够先在容易发生偏移的区域形成沿第一方向y长度较短的第一隔槽01以及第一分隔结构161，以使第一隔槽01不容易发生偏移，也即不容易损伤沟道结构17。之后，再形成第二隔槽02和第二分隔结构162，由于各个第二隔槽02均主要处于一个区域(如核心区c或阶梯区ss中)，也即所处环境中的应力分布更加均衡，所以后续在形成沿第一方向y长度较长的第二隔槽02时，第二隔槽02也不容易发生偏移，也即不容易损伤沟道结构17，因此，上述实施例提供的制备方法所制备出的三维存储器，不容易导致沟道结构17漏电，例如不容易因沟道使沟道结构17中的沟道层173与叠层结构12中栅极导电层122接触，而发生短路的问题。
183.在一些示例中，第二分隔结构162的长度(如图10中的l4)大于第一分隔结构161的长度(即图9a～图9f中示出的l3)。可以理解的是，图10中位于两侧的两个第二分隔结构162只是示意出了一部分，而并非是表示第二分隔结构162的长度比第一分隔结构161的长度设置的更短。
184.需要说明的是，在一些示例中，第一分隔结构161在第二方向x上的尺寸大于第二分隔结构162在第二方向x上的尺寸。本公开上述一些示例中，由于第一分隔结构161沿第一方向y的长度较短，即使第一分隔结构161在第二方向x上的尺寸稍大一些，也不会大幅降低所制备出的三维存储器300的存储容量，因此，这样设置，相较于设置沿第一方向y的长度较长的第一分隔结构161而言，还有利于提高所制备出的三维存储器300的存储容量。
185.在一些实施例中，如图9g所示，第一分隔结构161包括沿所述第一方向y依次连接的第一分隔部1611和第二分隔部1612；第一分隔部1611沿第一方向y的长度大于第二分隔部1612沿第一方向y的长度。
186.在一些示例中，如图9a～图9c所示，至少第一分隔部1611位于核心区c。在此基础上，示例性的，如图9a和图9b所示，第二分隔部1612可以位于核心区c。或者，如图9c所示，第二分隔部1612可以位于分界区m。
187.需要说明的是，第一分隔部1611和第二分隔部1612只是为了便于说明本公开的一些实施例中的第一分隔结构161的设置位置，而做出的划分，实际上，第一分隔结构161仍是一个整体。示例性的，对于图9a和图9b的示例，第一分隔部1611和第二分隔部1612之间并没有单一且固定的分界位置，例如能够满足两者长度关系的任意位置都可以作为分界位置。而对于图9c的示例而言，例如可以将第一参考面p1所在的位置，作为第一分隔部1611和第二分隔部1612的分界位置。
188.在一些示例中，如图9a和图9c所示，第二分隔部1612沿第一方向y远离第一分隔部1611的一端与第一参考面p1之间的间距d3，小于沟道结构17的最大径向尺寸d2。在此基础上，示例性的，如图9b所示，第二分隔部1612沿第一方向y远离第一分隔部1611的一端，可以与第一参考面p1平齐。
189.需要说明的是，此处的“第二分隔部1612沿第一方向y远离第一分隔部1611的一端”是指：第一分隔结构161的靠近阶梯区ss的一端。如图9a所示，该第一分隔结构161的靠近阶梯区ss的一端可以位于核心区c；或者，如图9b所示，该第一分隔结构161的靠近阶梯区ss的一端可以位于第一参考面p1；或者，如图9c所示，该第一分隔结构161的靠近阶梯区ss的一端可以位于分界区m。
190.在上述一些示例中，由于第二分隔部1612沿第一方向y远离第一分隔部1611的一端，距离与第一参考面p1较近，可以使第一分隔结构161形成在刻蚀过程中容易发生偏移且损伤沟道结构17的区域，通过先在这一区域形成第一分隔结构161，在第一分隔结构161内形成第一分隔结构161，使得整条栅极隔槽在形成的过程中，各个位置都不容易发生偏移，也即不容易损伤到沟道结构17，可以有效的改善沟道结构17漏电的问题。
191.在一些示例中，如图9d～图9f所示，至少第一分隔部1611位于阶梯ss。在此基础上，示例性的，如图9d和图9e所示，第二分隔部1612可以位于分界区m(此时的第二分隔部1612不延伸至核心区c)。或者，如图9f所示，第二分隔部1612可以位于同时位于分界区m和核心区c。
192.需要说明的是，对于图9d～图9f的示例，可以将第二参考面p2所在的位置，作为第一分隔部1611和第二分隔部1612的分界位置。
193.在一些示例中，如图9d和图9f所示，第二分隔部1612沿第一方向y远离第一分隔部1611的一端与第一参考面p1之间的间距d3，小于沟道结构17的最大径向尺寸d2。在此基础上，示例性的，如图9e所示，第二分隔部1612沿第一方向y远离第一分隔部1611的一端，可以与第一参考面p1平齐。
194.需要说明的是，此处的“第二分隔部1612沿第一方向y远离第一分隔部1611的一端”是指：第一分隔结构161的靠近核心区c的一端。如图9d所示，该第一分隔结构161的靠近核心区c的一端可以位于分界区m；或者，如图9e所示，该第一分隔结构161的靠近核心区c的
一端可以位于第一参考面p1；或者，如图9f所示，该第一分隔结构161的靠近核心区c的一端可以位于核心区c。
195.在上述一些示例中，由于第二分隔部1612沿第一方向y远离第一分隔部1611的一端，距离与第一参考面p1较近，可以使第一分隔结构161形成在刻蚀过程中容易发生偏移且损伤沟道结构17的区域，通过先在这一区域形成第一分隔结构161，在第一分隔结构161内形成第一分隔结构161，使得整条栅极隔槽在形成的过程中，各个位置都不容易发生偏移，也即不容易损伤到沟道结构17，可以有效的改善沟道结构17漏电的问题。
196.在一些实施例中，参阅图9a～图9f，第一分隔结构161的长度l3的取值范围为500nm～1000nm。示例性的，第一分隔结构161的长度l3可以为500nm、800nm或1000nm等。
197.这样设计，由于第一分隔结构161的长度l较短，有利于提高所制备出的三维存储器300的存储容量。
198.在一些实施例中，请参阅图18，第一分隔结构161和第二分隔结构162中的一者形成有间隙结构151，另一者形成有延伸部152。延伸部152延伸至间隙结构151内，且与间隙结构151相连接。
199.可以理解，图18以第一分隔结构161形成有间隙结构151，第二分隔结构162形成有延伸部152为例进行示意，而在其他实施例中，也可以设置第一分隔结构161形成有延伸部152，第二分隔结构162形成有间隙结构151，本公开对此不作限制。
200.这样设计，有利于减小第二分隔结构162和第一分隔结构161在连接处产生断口的概率，从而使得相邻的块结构125之间不容易发生漏电。
201.在一些示例中，如图18所示，间隙结构151包括两个连接块1511，两个连接块1511均沿第一方向y延伸，且沿第二方向x间隔排列。延伸部152包括第一延伸部分1521和第二延伸部分1522，第一延伸部分1521沿第一方向y延伸，第二延伸部分1522与第一延伸部分1521相连接，且第二延伸部分1522沿第二方向x延伸以与连接块1511电连接。
202.其中，第二延伸部分1522的数量可以是一个或多个(例如两个)。如图18所示，在第二延伸部分1522的数量为两个时，可以是一个第二延伸部分1522与一个连接块1511电连接。可以理解，此处用于连接同一连接块1511的第二延伸部分1522的数量不局限于一个，在其他示例中，也可以设置多个第二延伸部分1522同一连接同一个连接块1511。
203.在上述一些示例中，通过设置间隙结构151包括两个连接块1511，延伸部152包括第一延伸部分1521和第二延伸部分1522，可以使得第二分隔结构162和第一分隔结构161在连接处无需准确对位，在第一方向y和第二方向x上可以允许有一定的偏差，也即增大了误差容许度。
204.在上述一些示例的基础上，如图19所示，示例性的，至少一个连接块1511上设置有凹槽1510a；与该连接块1511对应的第二延伸部分1522的至少部分嵌入至凹槽1510a内。
205.这样设计，进一步减小了第二分隔结构162和第一分隔结构161在连接处产生断口的概率，使得相邻的块结构125之间更加不容易发生漏电，稳定性和可靠性高。
206.需要说明的是，本公开一些实施例提供的三维存储器300，既可以仅设置第一分隔结构161的一端设置间隙结构151或延伸部152，也可以同在第一分隔结构161的另一端设置间隙结构151或延伸部152，本公开对此不做限制。
207.请继续参阅图16，在一些实施例中，三维存储器300中的至少一个栅极分隔结构16
包括两个第四分隔结构164和一个第三分隔结构163，示例性的，第三分隔结构163位于阶梯区ss，两个第四分隔结构164分别位于第三分隔结构163的两侧，且两个第四分隔结构164分别延伸至一个核心区c。
208.上述第四分隔结构164可以与前述第二分隔结构相同，也即，第四分隔结构164也可以与源极层11电连接，从而形成阵列共源极结构(array common source，acs)。
209.上述第三分隔结构163可以与前述第一分隔结构相同。例如，该第三分隔结构163的材料可以是氧化硅、二氧化硅等绝缘材料。这样设计，可以对阶梯区ss进行加固，有利于提高高堆栈的三维存储器的结构稳定性。
210.需要说明的是，上述第四分隔结构164与第五分隔结构165之间也可以通过间隙结构151和延伸部152连接，从而减少产生断口的概率。
211.对于间隙结构151和延伸部152的设置方式可参照前述间隙结构151与延伸部152，此处不再赘述。
212.在一些实施例中，如图20所示，该三维存储器还包括：外围器件200。示例性的，外围器件20包括基底201和外围电路层202。其中，外围电路层202位于基底201靠近堆叠结构12的一侧，并且与堆叠结构12上的触点(例如上述子线连接触点14)电连接。
213.需要说明的是，上述外围电路层202的类型包括多种，例如可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)或者电路的任何有源(或无源)部件(例如，晶体管、二极管、电阻器和电容器等)。
214.上述外围电路层202例如可以包括多个晶体管。示例性的，多个晶体管中，至少一部分的晶体管形成在基底201中(例如，在基底201的顶表面下方)，和/或，直接形成在基底201上。
215.上述外围电路层202还可以包括与高级逻辑工艺兼容的任何其他电路。示例性的，外围电路层202包括逻辑电路(例如，处理器和可编程逻辑器件)，和/或，存储电路(例如，静态随机存取存储器)。
216.此外，上述基底201例如可以由半导体材料制成，该半导体材料例如可以包括硅、锗和绝缘体上硅薄膜等。
217.以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
技术特征：1.一种三维存储器的制备方法，其特征在于，包括：在衬底的一侧形成叠层结构，所述叠层结构具有沿第一方向相邻的核心区和阶梯区；所述第一方向平行于所述衬底形成有所述叠层结构的侧面；形成贯穿所述堆叠结构的第一隔槽，所述第一隔槽沿所述第一方向延伸，且所述第一隔槽沿所述第一方向的一端靠近或落入所述核心区与所述阶梯区之间的分界区；在所述第一隔槽内形成第一分隔结构；形成贯穿所述堆叠结构的第二隔槽，所述第二隔槽沿所述第一方向延伸，所述第二隔槽与所述第一隔槽连通；以及，在所述第二隔槽内形成第二分隔结构，所述第二分隔结构与所述第一分隔结构共同构成一条栅极分隔结构。2.根据权利要求1所述的制备方法，其特征在于，所述第一隔槽包括沿所述第一方向依次连接的第一槽部和第二槽部；所述第一槽部沿所述第一方向的长度大于所述第二槽部沿所述第一方向的长度；至少所述第一槽部位于所述核心区。3.根据权利要求2所述的制备方法，其特征在于，所述第二槽部位于所述核心区或分界区。4.根据权利要求1所述的制备方法，其特征在于，所述第一隔槽包括沿所述第一方向依次连接的第一槽部和第二槽部；所述第一槽部沿所述第一方向的长度大于所述第二槽部沿所述第一方向的长度；至少所述第一槽部位于所述阶梯区。5.根据权利要求4所述的制备方法，其特征在于，所述第二槽部位于所述分界区；或者，所述第二槽部同时位于所述分界区和所述核心区。6.根据权利要求2～5中任一项所述的制备方法，其特征在于，在形成所述第一隔槽之前，还包括：形成多个沟道结构，所述多个沟道结构贯穿所述叠层结构，且所述多个沟道结构位于所述核心区；其中，距离所述阶梯区最近的沟道结构的靠近所述阶梯区的切面为第一参考面；所述第二槽部沿所述第一方向远离所述第一槽部的一端与所述第一参考面之间的间距，小于所述沟道结构的最大径向尺寸。7.根据权利要求6所述的制备方法，其特征在于，所述第二槽部沿所述第一方向远离所述第一槽部的一端，与所述第一参考面平齐。8.根据权利要求1～5中任一项所述的制备方法，其特征在于，所述第二隔槽沿所述第一方向的长度，大于所述第一隔槽沿所述第一方向的长度。9.根据权利要求1～5中任一项所述的制备方法，其特征在于，还包括：形成贯穿所述叠层结构的第三隔槽，所述第三隔槽沿所述第一方向延伸，且所述第三隔槽位于所述阶梯区；在所述第三隔槽内形成第三分隔结构，所述第三分隔结构位于所述阶梯区；
形成贯穿所述叠层结构的第四隔槽，所述第四隔槽沿所述第一方向延伸，且所述第四隔槽与所述第三隔槽连通；以及，在所述第四隔槽内形成第四分隔结构，所述第四分隔结构从所述阶梯区延伸至所述核心区，所述第四分隔结构与所述第三分隔结构共同构成另一条栅极分隔结构，所述叠层结构中位于所述一条栅极分隔结构与所述另一条栅极分隔结构之间的部分为一个块结构；其中，所述第一隔槽与所述第三隔槽在同一工艺步骤中形成，所述第一分隔结构与所述第一分隔结构在同一工艺步骤中形成；和/或，所述第二隔槽与所述第四隔槽在同一工艺步骤中形成，所述第二分隔结构与所述第四分隔结构在同一工艺步骤中形成。10.根据权利要求9所述的制备方法，其特征在于，还包括：在所述块结构上形成多个第一子栅极分隔结构；所述多个第一子栅极分隔结构位于所述核心区；各个第一子栅极分隔结构沿所述第一方向延伸，且多个第一子栅极分隔结构同时沿所述第一方向以及与所述第一方向交叉的第二方向间隔排列；所述第二方向和所述第一方向均平行于所述衬底；其中，所述第一分隔结构沿所述第一方向的长度，小于或等于该第一分隔结构与最靠近该第一分隔结构的第一子栅极分隔结构之间、沿所述第二方向的间距的1.15倍。11.一种三维存储器，其特征在于，包括：堆叠结构，具有沿第一方向相邻的核心区和阶梯区；第一分隔结构，沿所述第一方向延伸，且所述第一分隔结构沿所述第一方向的一端靠近或落入所述核心区与所述阶梯区之间的分界区；第二分隔结构，沿所述第一方向延伸，且所述第二分隔结构与所述第一分隔结构相连，共同构成一条栅极分隔结构；其中，所述栅极分隔结构沿第三方向贯穿所述堆叠结构，以将所述堆叠结构分隔为沿第二方向排列的多个块结构；所述第一方向与所述第二方向交叉，且均与所述第三方向垂直。12.根据权利要求11所述的三维存储器，其特征在于，所述第一分隔结构包括沿所述第一方向依次连接的第一分隔部和第二分隔部；所述第一分隔部沿所述第一方向的长度大于所述第二分隔部沿所述第一方向的长度；至少所述第一分隔部位于所述核心区。13.根据权利要求12所述的三维存储器，其特征在于，所述第二分隔部位于所述核心区或分界区。14.根据权利要求11所述的三维存储器，其特征在于，所述第一分隔结构包括沿所述第一方向依次连接的第一分隔部和第二分隔部；所述第一分隔部沿所述第一方向的长度大于所述第二分隔部沿所述第一方向的长度；至少所述第一分隔部位于所述阶梯区。15.根据权利要求14所述的三维存储器，其特征在于，所述第二分隔部位于所述分界区；或者，
所述第二分隔部同时位于所述分界区和所述核心区。16.根据权利要求12～15中任一项所述的三维存储器，其特征在于，还包括：多个沟道结构，所述多个沟道结构贯穿所述叠层结构，且所述多个沟道结构位于所述核心区；其中，距离所述阶梯区最近的沟道结构的靠近所述阶梯区的切面为第一参考面；所述第二分隔部沿所述第一方向远离所述第一分隔部的一端与所述第一参考面之间的间距，小于所述沟道结构的最大径向尺寸。17.根据权利要求16所述的三维存储器，其特征在于，所述第二分隔部沿所述第一方向远离所述第一分隔部的一端，与所述第一参考面平齐。18.根据权利要求11～15中任一项所述的三维存储器，其特征在于，所述第一分隔结构沿所述第一方向的两侧均连接有所述第二分隔结构。19.根据权利要求11～15中任一项所述的三维存储器，其特征在于，还包括：第三分隔结构，沿所述第一方向延伸，且位于所述阶梯区；第四分隔结构，沿所述第一方向延伸，与所述第三分隔结构相连；其中，所述第四分隔结构从所述阶梯区延伸至所述核心区，所述第四分隔结构与所述第三分隔结构共同构成另一条栅极分隔结构，所述一条栅极分隔结构与所述另一条栅极分隔结构之间为一个所述块结构。20.一种存储系统，其特征在于，包括：如权利要求11～19中任一项所述的三维存储器；和，控制器，所述控制器与所述三维存储器耦合，并被配置为控制所述三维存储器存储数据。
技术总结本公开提供了一种三维存储器及其制备方法、存储系统，涉及半导体芯片技术领域，旨在解决栅极隔槽在形成的过程中容易发生偏移，从而容易损伤沟道结构，从而导致沟道结构漏电的问题。该制备方法包括在衬底的一侧形成叠层结构；形成贯穿叠层结构的第一隔槽，第一隔槽沿第一方向延伸，且第一隔槽沿第一方向的一端靠近或落入核心区与阶梯区之间的分界区；在第一隔槽内形成第一分隔结构；形成贯穿堆叠结构的第二隔槽，第二隔槽沿第一方向延伸，第二隔槽与第一隔槽连通；以及，在第二隔槽内形成第二分隔结构，第二分隔结构与第一分隔结构共同构成一条栅极分隔结构。上述三维存储器可以实现数据的读取和写入操作。数据的读取和写入操作。数据的读取和写入操作。
技术研发人员：郭亚丽 霍宗亮 徐伟 许波 刘思敏 陈斌
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2022.03.31
技术公布日：2022/7/5
