1.本发明涉及电路技术领域，尤其涉及一种模数转换器的校准电路和模数转换器。
背景技术：2.模数转换器(analog to digital converter，adc)是一种能将现实世界中的模拟信号转换成在电子系统中的数字信号的电子器件。在现实生活中，几乎所有信号都是模拟信号，模拟信号是时间和幅度都连续的信号。如果要直接在模拟域对这些信号进行较为复杂的处理会很困难。随着数字信号处理技术的日益成熟，为了使模拟信号的处理更方便更准确，在对其进行处理的第一步往往是先将其转化为数字信号，之后将信号的处理转换到数字信号处理的层面。这种用数字信号处理取代传统模拟信号处理的方式带来很多好处，比如高可靠性、强灵活性和实现方便等。
3.相关技术中，通过模数转换器实现模拟信号到数字信号的转变，而为了提高模数转换器的性能，通常使用逐次逼近型(successive approximation register，sar)模数转换器进行模数转换，但逐次逼近型模数转换器中的电容阵列在制作过程中容易发生失配，因此需要对逐次逼近型模数转换器的电容阵列进行校准，以提高逐次逼近型模数转换器的准确性。
技术实现要素：4.针对现有技术存在的问题，本发明提供一种模数转换器的校准电路和模数转换器。
5.本发明提供一种模数转换器的校准电路，包括校准模块和比较模块；所述校准模块和所述比较模块均与模数转换器的电容阵列连接，且所述电容阵列、所述校准模块和所述比较模块均与处理器连接；
6.所述电容阵列，用于接收所述处理器发送的控制信号，并将基于所述控制信号输出的电压信号发送至所述比较模块；其中，所述控制信号是所述处理器基于所述电容阵列中的当前待校准电容确定的；
7.所述比较模块，用于将所述电压信号和参考电压信号进行比较，将比较结果发送至所述处理器；
8.所述处理器，用于基于所述比较结果确定所述电压信号和所述参考电压信号不相同时，通过所述校准模块控制所述电容阵列输出的所述电压信号与所述参考电压相同。
9.根据本发明提供的一种模数转换器的校准电路，所述电容阵列包括第一电容、校准支路、多个第一支路和多个第二支路；
10.所述第一支路包括第二电容和第一开关电路，所述第二电容的第一端与所述第一开关电路连接，且每个所述第一支路中的第二电容的第二端均与所述第一电容的第一端连接；
11.所述第二支路包括第三电容和第二开关电路，所述第三电容的第一端与所述第二
开关电路连接，且每个所述第二支路中的第三电容的第二端均与所述第一电容的第二端连接；
12.所述校准支路包括校准电容和第三开关电路，所述校准电容的第一端与所述第三开关电路连接，所述校准电容的第二端与所述第一电容的第二端连接，且所述校准电容的第二端作为所述电容阵列的输出端。
13.根据本发明提供的一种模数转换器的校准电路，所述第三开关电路、每个所述第一开关电路和每个所述第二开关电路均与所述处理器连接；
14.所述处理器，用于向每个所述第一开关电路和每个所述第二开关电路发送第一时钟控制信号和第一开关控制信号；
15.所述第一开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第二电容的下极板连接的第一目标信号；所述第一目标信号为接地信号和第一参考信号中的一个；
16.所述第二开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第三电容的下极板连接的所述第一目标信号；
17.所述处理器，还用于向所述第三开关电路发送第二时钟控制信号；
18.所述第三开关电路，用于基于所述第二时钟控制信号确定与所述校准电容的下极板连接的第二目标信号；所述第二目标信号为第二参考信号和校准信号中的一个；所述校准信号为所述校准模块输出的信号。
19.根据本发明提供的一种模数转换器的校准电路，所述比较模块包括比较电路、锁存电路、第一传输门、第二传输门和第三传输门；
20.所述第一传输门的输入端作为所述比较模块的第一输入端，用于接收所述电压信号；所述第一传输门的输出端分别与所述第二传输门的输出端和所述比较电路的正输入端连接；
21.所述第三传输门的输入端作为所述比较模块的第二输入端，用于接收所述参考电压信号；所述第三传输门的输出端与所述比较电路的负输入端连接，所述比较电路的第一输出端与所述锁存电路的第一输入端连接，所述比较电路的第二输出端与所述锁存电路的第二输入端连接，所述锁存电路的输出端作为所述比较模块的输出端。
22.根据本发明提供的一种模数转换器的校准电路，所述比较电路包括第一级比较电路、第二级比较电路和第三级比较电路；
23.所述第一级比较电路的正输入端作为所述比较电路的正输入端，所述第一级比较电路的负输入端作为所述比较电路的负输入端，所述第一级比较电路的第一输出端与所述第二级比较电路的正输入端连接，所述第一级比较电路的第二输出端与所述第二级比较电路的负输入端连接；
24.所述第二级比较电路的第一输出端与所述第三级比较电路的正输入端连接，所述第二级比较电路的第二输出端与所述第三级比较电路的负输入端连接，所述第三级比较电路的第一输出端作为所述比较电路的第一输出端，所述第三级比较电路的第二输出端作为所述比较电路的第二输出端。
25.根据本发明提供的一种模数转换器的校准电路，所述第一级比较电路包括第一比较器、第四电容和第五电容；所述第二级比较电路包括第二比较器、第六电容和第七电容；
所述第三级比较电路包括第三比较器、第八电容和第九电容；
26.所述第四电容的第一端作为所述比较电路的正输入端，所述第四电容的第二端与所述第一比较器的正输入端连接，所述第五电容的第一端作为所述比较电路的负输入端，所述第五电容的第二端与所述第一比较器的负输入端连接；
27.所述第六电容的第一端与所述第一比较器的第一输出端连接，所述第六电容的第二端与所述第二比较器的正输入端连接，所述第七电容的第一端与所述第一比较器的第二输出端连接，所述第七电容的第二端与所述第二比较器的负输入端连接；
28.所述第八电容的第一端与所述第二比较器的第一输出端连接，所述第八电容的第二端与所述第三比较器的正输入端连接，所述第九电容的第一端与所述第二比较器的第二输出端连接，所述第九电容的第二端与所述第三比较器的负输入端连接；
29.所述第三比较器的第一输出端作为所述比较电路的第一输出端，所述第三比较器的第二输出端作为所述比较电路的第二输出端。
30.根据本发明提供的一种模数转换器的校准电路，所述锁存电路包括锁存器、第一与非门、第二与非门、第一非门和第二非门；
31.所述锁存器的第一输入端与所述第三比较器的第一输出端连接，所述锁存器的第二输入端与所述第三比较器的第二输出端连接，所述锁存器的第一输出端与所述第一与非门的第一输入端连接，所述锁存器的第二输出端与所述第二与非门的第一输入端连接；
32.所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第二与非门的第二输入端连接；
33.所述第二与非门的输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端作为所述锁存电路的输出端。
34.根据本发明提供的一种模数转换器的校准电路，所述校准模块包括第十电容、第十一电容、多个第三支路和多个第四支路；
35.所述第十一电容的第一端与所述第十电容的第一端连接，所述第十一电容的第二端接地；
36.所述第三支路包括第十二电容和第四开关电路，所述第十二电容的第一端与所述第四开关电路连接，且每个所述第三支路中的第十二电容的第二端均与所述第十电容的第一端连接；
37.所述第四支路包括第十三电容和第五开关电路，所述第十三电容的第一端与所述第五开关电路连接，且每个所述第四支路中的第十三电容的第二端均与所述第十电容的第二端连接，且所述第十三电容的第二端作为所述校准模块的输出端。
38.根据本发明提供的一种模数转换器的校准电路，每个所述第四开关电路和每个所述第五开关电路均与所述处理器连接；
39.所述处理器，还用于向每个所述第四开关电路和每个所述第五开关电路发送第二开关控制信号；
40.所述第四开关电路，用于基于所述第二开关控制信号确定与所述第十二电容的下极板连接的第三目标信号；所述第三目标信号为接地信号和第一参考信号中的一个；
41.所述第五开关电路，用于基于所述第二开关控制信号确定与所述第十三电容的下极板连接的所述第三目标信号
42.本发明还提供一种模数转换器，包括电容阵列和上述任一种所述模数转换器的校准电路。
43.本发明提供的模数转换器的校准电路和模数转换器，在对电容阵列中的当前待校准电容进行校准时，电容阵列基于处理器发送的控制信号向比较模块发送电压信号，比较模块将接收到的电压信号和参考电压信号进行比较，在确定电压信号和参考电压信号不相同时，通过校准模块控制电容阵列输出的电压信号与参考电压相同，从而实现了对当前待校准电容的模拟校准，避免了数字校准所需要的复杂逻辑，简化了电容校准过程。
附图说明
44.为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
45.图1是本发明提供的模数转换器的校准电路的电路原理图；
46.图2是本发明提供的电容阵列的电路原理图；
47.图3是本发明提供的比较模块的电路图之一；
48.图4是本发明提供的比较模块的电路图之二；
49.图5是本发明提供的比较模块的电路图之三；
50.图6是本发明提供的比较模块的电路图之四；
51.图7是本发明提供的比较器的电路图；
52.图8是本发明提供的校准模块的电路图；
53.图9是本发明提供的锁存器的电路图；
54.图10是本发明提供的模数转换器的校准电路的电路图。
具体实施方式
55.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
56.下面结合图1-图10描述本发明的模数转换器的校准电路。
57.图1是本发明提供的模数转换器的校准电路的电路原理图，该模数转换器为逐次逼近型模数转换器，即sar adc，如图1所示，模数转换器的校准电路包括校准模块101和比较模块102；所述校准模块101和所述比较模块102均与模数转换器的电容阵列103连接，且所述电容阵列103、所述校准模块101和所述比较模块102均与处理器104连接。
58.所述电容阵列103，用于接收所述处理器104发送的控制信号，并将基于所述控制信号输出的电压信号发送至所述比较模块102；其中，所述控制信号是基于所述电容阵列103中的当前待校准电容确定的；
59.所述比较模块102，用于将所述电压信号和参考电压信号进行比较，将比较结果发送至所述处理器104；
60.所述处理器104，用于基于所述比较结果确定所述电压信号和所述参考电压信号未相同时，通过所述校准模块101控制所述电容阵列103输出的所述电压信号与所述参考电压相同。
61.需要说明的是，比较模块102用于接收参考电压信号的负输入端也是连接一个与电容阵列103电路相同的参考电容阵列，处理器104控制该参考电容阵列在校准阶段输出的参考电压信号一直为2.5v，参考电容阵列输出的参考电压信号发送至比较模块102的负输入端。
62.本发明提供的模数转换器的校准电路，在对电容阵列中的当前待校准电容进行校准时，电容阵列基于处理器发送的控制信号向比较模块发送电压信号，比较模块将接收到的电压信号和参考电压信号进行比较，在确定电压信号和参考电压信号不相同时，通过校准模块控制电容阵列输出的电压信号与参考电压相同，从而实现了对当前待校准电容的模拟校准，避免了数字校准所需要的复杂逻辑，简化了电容校准过程。
63.可选地，所述电容阵列103包括第一电容、校准支路、多个第一支路和多个第二支路。
64.所述第一支路包括第二电容和第一开关电路，所述第二电容的第一端与所述第一开关电路连接，且每个所述第一支路中的第二电容的第二端均与所述第一电容的第一端连接；所述第二支路包括第三电容和第二开关电路，所述第三电容的第一端与所述第二开关电路连接，且每个所述第二支路中的第三电容的第二端均与所述第一电容的第二端连接；所述校准支路包括校准电容和第三开关电路，所述校准电容的第一端与所述第三开关电路连接，所述校准电容的第二端与所述第一电容的第二端连接，且所述校准电容的第二端作为所述电容阵列的输出端。
65.示例地，电容阵列中包括多个第二电容和第三电容，本发明可以对12位的模数转换器的电容阵列进行校准，所以，可以包括6个第一支路，6个第二支路，电容阵列采用分段电容的方式，在电容阵列中还加入了校准电容，校准模块通过改变校准电容的下极板的电压来改变阵列电容输出的电压信号。
66.图2是本发明提供的电容阵列的电路原理图，如图2所示，包括6个第一支路，6个第二支路，第一电容采用c1表示，六个第二电容分别采用c21、c22、c23、c24、c25和c26表示，六个第三电容分别采用c31、c32、c33、c34、c35和c36表示，校准电容采用ccal表示。
67.进一步地，所述第三开关电路、每个所述第一开关电路和每个所述第二开关电路均与所述处理器连接。
68.所述处理器，用于向每个所述第一开关电路和每个所述第二开关电路发送第一时钟控制信号和第一开关控制信号。
69.所述第一开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第二电容的下极板连接的第一目标信号；所述第一目标信号为接地信号和第一参考信号中的一个。
70.所述第二开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第三电容的下极板连接的所述第一目标信号。
71.所述处理器，还用于向所述第三开关电路发送第二时钟控制信号；
72.所述第三开关电路，用于基于所述第二时钟控制信号确定与所述校准电容的下极
板连接的第二目标信号；所述第二目标信号为第二参考信号和校准信号中的一个；所述校准信号为所述校准模块输出的信号。
73.示例地，如图2所示，在每个第一开关电路和每个第二开关电路中，网络标号d0至d11和网络标号cin0至cin11均与处理器104连接，网络标号vin为模拟信号输入端，网络标号vref为第一参考信号的输入端，网络标号gnda为接地信号的输入端；在第三开关电路中，网络标号clk_cal与处理器104连接，为第二时钟控制信号的输入端，网络标号vcm为恒定值，例如vcm＝2.5v，网络标号dac_s1_out与校准模块101的输出端连接，网络标号dac_out为电容阵列的输出端，用于输出电压信号。
74.本发明针对电容阵列中的高七位进行逐位校准，高七位分别为电容c31、电容c32、电容c33、电容c34、电容c35、电容c36和电容c21；针对不同的当前待校准电容，处理器向每个第一开关电路和每个第二开关电路发送的第一时钟控制信号和第一开关控制信号也不同，具体需要基于时钟时序来发送。
75.可选地，图3是本发明提供的比较模块的电路图之一，如图3所示，所述比较模块102包括比较电路1021、锁存电路1022、第一传输门t0、第二传输门t1和第三传输门t2。
76.所述第一传输门t0的输入端作为所述比较模块102的第一输入端，用于接收所述电压信号；所述第一传输门t0的输出端分别与所述第二传输门t1的输出端和所述比较电路1021的正输入端连接；
77.所述第三传输门t2的输入端作为所述比较模块102的第二输入端，用于接收所述参考电压信号；所述第三传输门t2的输出端与所述比较电路1021的负输入端连接，所述比较电路1021的第一输出端与所述锁存电路1022的第一输入端连接，所述比较电路1021的第二输出端与所述锁存电路1022的第二输入端连接，所述锁存电路1022的输出端作为所述比较模块102的输出端。
78.可选地，图4是本发明提供的比较模块的电路图之二，如图4所示，所述比较电路1021包括第一级比较电路10211、第二级比较电路10212和第三级比较电路10213。
79.所述第一级比较电路10211的正输入端作为所述比较电路1021的正输入端，所述第一级比较电路10211的负输入端作为所述比较电路1021的负输入端，所述第一级比较电路10211的第一输出端与所述第二级比较电路10212的正输入端连接，所述第一级比较电路10211的第二输出端与所述第二级比较电路10212的负输入端连接；
80.所述第二级比较电路10212的第一输出端与所述第三级比较电路10213的正输入端连接，所述第二级比较电路10212的第二输出端与所述第三级比较电路10213的负输入端连接，所述第三级比较电路10213的第一输出端作为所述比较电路1021的第一输出端，所述第三级比较电路10213的第二输出端作为所述比较电路1021的第二输出端。
81.可选地，图5是本发明提供的比较模块的电路图之三，如图5所示，所述第一级比较电路10211包括第一比较器p1、第四电容c4和第五电容c5；所述第二级比较电路10212包括第二比较器p2、第六电容c6和第七电容c7；所述第三级比较电路10213包括第三比较器p3、第八电容c8和第九电容c9。
82.所述第四电容c4的第一端作为所述比较电路1021的正输入端，所述第四电容c4的第二端与所述第一比较器p1的正输入端连接，所述第五电容c5的第一端作为所述比较电路1021的负输入端，所述第五电容c5的第二端与所述第一比较器p1的负输入端连接；
83.所述第六电容c6的第一端与所述第一比较器p1的第一输出端连接，所述第六电容c6的第二端与所述第二比较器p2的正输入端连接，所述第七电容c7的第一端与所述第一比较器p1的第二输出端连接，所述第七电容c7的第二端与所述第二比较器p2的负输入端连接；
84.所述第八电容c8的第一端与所述第二比较器p2的第一输出端连接，所述第八电容c8的第二端与所述第三比较器p3的正输入端连接，所述第九电容c9的第一端与所述第二比较器p2的第二输出端连接，所述第九电容c9的第二端与所述第三比较器p3的负输入端连接；
85.所述第三比较器p3的第一输出端作为所述比较电路1021的第一输出端，所述第三比较器p3的第二输出端作为所述比较电路1021的第二输出端。
86.可选地，图6是本发明提供的比较模块的电路图之四，如图6所示，所述锁存电路1022包括锁存器sc1、第一与非门yf1、第二与非门yf2、第一非门f1和第二非门f2。
87.所述锁存器sc1的第一输入端与所述第三比较器p3的第一输出端连接，所述锁存器sc1的第二输入端与所述第三比较器p3的第二输出端连接，所述锁存器sc1的第一输出端与所述第一与非门yf1的第一输入端连接，所述锁存器sc1的第二输出端与所述第二与非门yf2的第一输入端连接；
88.所述第一与非门yf1的第二输入端与所述第二与非门yf2的输出端连接，所述第一与非门yf1的输出端与所述第二与非门yf2的第二输入端连接；
89.所述第二与非门yf2的输出端与所述第一非门f1的输入端连接，所述第一非门f1的输出端与所述第二非门f2的输入端连接，所述第二非门f2的输出端作为所述锁存电路1022的输出端。
90.示例地，比较模块102用来实现逐次逼近逻辑，由三级比较电路组成，第一级比较电路10211为第一比较器p1提供高速度，第二级比较电路10212为第二比较器p2提供高增益，第三级比较电路10213为第三比较器p3提供高增益，锁存器sc1用于锁存比较电路1021产生的信号，也就是锁存比较结果，比较结果经锁存器sc1和后续电路后输出给处理器104。
91.需要说明的是，在图6中，网络标号vin为比较模块102的负输入端，用于连接参考电压信号；网络标号vip为比较模块102的正输入端，用于连接电容阵列103输出的电压信号；vout为比较模块102的输出端，用于输出比较结果；网络标号s1和网络标号s2均与处理器104连接，第三非门的输入端为网络标号s1，第三非门的输出端为网络标号s1n，第四非门的输入端为网络标号s2，第四非门的输出端为网络标号s2n；在s1为高电平，s1n为低电平时，传输门t0导通，在s2为高电平，s2n为低电平时，传输门t1和传输门t2导通。
92.进一步地，第一比较器p1、第二比较器p2和第三比较器p3的电路均相同，图7是本发明提供的比较器的电路图，如图7所示，mp2和mp3组成交叉耦合结构的正反馈，提高比较器的反应速度；mp1和mp4以二极管的方式向对管mn4和mn5注入电流，提高比较器的增益；mn6为电流镜尾管，为比较器提供长尾电流；mn1、mn3和mn2为开关管将输入输出短接进行失调校准，用于校准比较器的失调误差。
93.其中，在图7中，vdda为电源电压5v，gnda为接地信号，即0v，vop为比较器的正相输出端，von为比较器的反相输出端，vip为比较器的正相输入端，vin为比较器的反向输入端，reset为比较器的复位信号，vbias为尾管的偏置信号，以上几个信号均来自比较器以外的
其他电路；mp表示该管为p型金属氧化物半导体(positive channel metal oxide semiconductor，pmos)管，mn表示该管为n型金属氧化物半导体(n-metal-oxide-semiconductor，nmos)管，mp和mn后面的数字仅用于区分每个管。
94.可选地，所述校准模块101包括第十电容、第十一电容、多个第三支路和多个第四支路。
95.所述第十一电容的第一端与所述第十电容的第一端连接，所述第十一电容的第二端接地；
96.所述第三支路包括第十二电容和第四开关电路，所述第十二电容的第一端与所述第四开关电路连接，且每个所述第三支路中的第十二电容的第二端均与所述第十电容的第一端连接；
97.所述第四支路包括第十三电容和第五开关电路，所述第十三电容的第一端与所述第五开关电路连接，且每个所述第四支路中的第十三电容的第二端均与所述第十电容的第二端连接，且所述第十三电容的第二端作为所述校准模块的输出端。
98.示例地，校准模块采用分段电容式数模转换器(dac)结构，搭建的是七位dac，图8是本发明提供的校准模块的电路图，如图8所示，校准模块包括3个第三支路，4个第四支路，第十电容采用c10表示，第十一电容采用c11表示，3个第十二电容分别采用c111、c112和c113表示，4个第十三电容分别采用c121、c122、c123和c124表示。
99.进一步地，每个所述第四开关电路和每个所述第五开关电路均与所述处理器104连接。
100.所述处理器104，还用于向每个所述第四开关电路和每个所述第五开关电路发送第二开关控制信号；
101.所述第四开关电路，用于基于所述第二开关控制信号确定与所述第十二电容的下极板连接的第三目标信号；所述第三目标信号为接地信号和第一参考信号中的一个；
102.所述第五开关电路，用于基于所述第二开关控制信号确定与所述第十三电容的下极板连接的所述第三目标信号。
103.示例地，如图8所示，在每个第四开关电路和每个第五开关电路中，网络标号d0＇至d6＇均与处理器104连接，网络标号vref为第一参考信号的输入端，网络标号gnda为接地信号的输入端,网络标号dac_s1_out与电容阵列103连接。
104.进一步地，图9是本发明提供的锁存器的电路图，如图9所示，mp5、mp8、mn7和mn9作为开关管，mp6、mp7、mn10和mn9为交叉耦合负载管，mn13为电流尾管，mn11和mn12为对管。当latch为低电平时，mn7和mn8截止，mp5和mp8导通，voutn和voutp都会被短接至vdda，锁存器sc1处于复位阶段；当latch为高电平时，mp5和mp8截止，mn7，mn8和mn13导通，voutn和voutp由输入端vip和输入端vin决定。
105.图10是本发明提供的模数转换器的校准电路的电路图，如图10所示，下面基于图10对校准电路的原理进行说明：
106.在对电容c31进行校准时，处理器104在接收到用户输入的电容校准指令时，将外部时钟模块的时钟信号clk_correct_p置为高电平，通过第三开关电路将电容阵列103的输出电压预充至电平vcm，即预充至2.5伏(v)；然后向与电容c31连接的第二开关电路发送的低电平的第一时钟控制信号，向与电容c31连接的第二开关电路发送低电平的第一开关控
制信号，并向电容c32、电容c33、电容c34、电容c35、电容c36和电容c21连接的开关电路发送高电平的第一开关控制信号；这样，与电容c31连接的第二开关电路在接收到低电平的时钟控制信号和低电平的开关控制信号时，将与电容c31连接的第二开关电路与接地信号连接，也就是将电容c31的下极板与接地信号连接；电容c32、电容c33、电容c34、电容c35、电容c36和电容c21连接的开关电路在接收到低电平的时钟控制信号和高电平的开关控制信号时，将电容c32的下极板、电容c33的下极板、电容c34的下极板、电容c35的下极板、电容c36的下极板和电容c21的下极板与第一参考信号连接，则此时十二位数据d11至d0为0111 1111 1111。
107.然后将处理器将clk_correct_p置为低电平，十二位数据d11至d0暂时保持为0111 1111 1111，稳定两个时钟信号之后，向与电容c31连接的第二开关电路发送高电平的第一开关控制信号，向电容c32、电容c33、电容c34、电容c35、电容c36和电容c21连接的开关电路发送低电平的第一开关控制信号，此时电容c31的下极板与第一参考信号连接，电容c32的下极板、电容c33的下极板、电容c34的下极板、电容c35的下极板、电容c36的下极板和电容c21的下极板与接地信号连接，则此时十二位数据d11至d0为1000 0000 0000。在此过程中，比较模块102的第二输入端(负输入端)始终接vcm，即接2.5v，2.5v即为参考电压信号，当十二位数据改为1000 0000 0000之后，电容阵列103输出的电压信号发送给比较模块102，通过比较模块102将电压信号和参考电压信号2.5v进行比较，如果电压信号不是2.5v时，则说明电容c31存在误差；比较模块102将比较结果发送给处理器104，由处理器104基于比较结果向校准模块101中的每个第四开关电路和每个第五开关电路均发送第二开关控制信号，具体第二开关控制信号为高电平还是低电平按照实际需求来确定，当第四开关电路接收到高电平的第二开关控制信号时，将对应电容的下极板与第一参考信号连接，当第四开关电路接收到低电平的第二开关控制信号时，将对应电容的下极板与接地信号连接，每个第四开关电路和每个第五开关电路可以基于接收到的第二开关控制信号来确定连接的信号是接地信号还是第一参考信号，最终需要将校准模块101输出的校准信号发送至电容阵列103中的第三开关电路，以使得电容阵列103的第三开关电路连通校准模块101的输出端，最终将电容阵列103的输出端的电压信号拉到参考电压信号2.5v，完成电容c31的校准过程。
108.在对电容c32进行校准时，将clk_correct_p置为高电平，并将比电容c32位数高的电容的下极板、以及电容c32的下极板与接地信号连接，将比电容c32位数低的电容的下极板与第一参考信号连接，十二位数据d11至d0为0011 1111 1111；然后将clk_correct_p置为低电平，十二位数据d11至d0暂时保持为0011 1111 1111，稳定两个时钟信号之后，十二位数据d11至d0变为0100 0000 0000，当十二位数据改为0100 0000 0000之后，电容阵列103输出的电压信号发送给比较模块102，通过比较模块102将电压信号和参考电压信号2.5v进行比较，如果电压信号不是2.5v时，则说明电容c32存在误差；比较模块102将比较结果发送给处理器104，由处理器104基于比较结果向校准模块101中的每个第四开关电路和每个第五开关电路均发送第二开关控制信号，具体第二开关控制信号为高电平还是低电平按照实际需求来确定，最终需要将校准模块101输出的校准信号发送至电容阵列103中的第三开关电路，以使得电容阵列103的第三开关电路连通校准模块101的输出端，最终将电容阵列103的输出端的电压信号拉到参考电压信号2.5v，完成电容c32的校准过程。
109.按照相同的方法，依次对电容c33、电容c34、电容c35、电容c36和电容c21进行校
准。
110.需要说明的是，在对每个电容校准完成之后，需要将d0＇至d6＇的数字信号作为该电容的误差值存入七位寄存器中；在模数转换器处于工作模式时，将电容阵列103中开关控制信号为高电平1的电容所对应的误差值逐次取出，并逐次加入加法寄存器中，通过判断加入误差值之后电容阵列103的开关控制信号的值，来判断当前位的电容的误差值是否保留在加法寄存器中，并依次判断当前位之后的下一位所需提取的误差值。
111.其中，将误差值存入七位寄存器的作用是记录电容阵列103中校准过的高七位电容，需要补偿多少电压才能将因这一位电容的失配所导致的输出电压产生的误差给抵消掉；加法寄存器的作用是将电路工作时所用到的所有偏差的电容的误差值加起来，是数字量，经过七位的校准模块101连接到校准电容ccal的下极板，从而修正dac_out的输出结果；判断当前位的电容误差值是否保留在加法寄存器中的依据是当加法寄存器中的误差值经过七位的校准模块101以及校准电容ccal之后作用于dac_out，对输出结果进行修正之后，此时d0至d11的值会发生变化，若此位d的值为1，则保留此位电容的误差值在加法寄存器中，若此位d的变为0，则将此位电容的误差值从加法寄存器中减去，直至电路输出结果稳定为止。
112.本发明提供一种模数转换器，包括电容阵列和上述任一实施例所述的模数转换器的校准电路。
113.通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如rom/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
114.最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
技术特征：1.一种模数转换器的校准电路，其特征在于，包括校准模块和比较模块；所述校准模块和所述比较模块均与模数转换器的电容阵列连接，且所述电容阵列、所述校准模块和所述比较模块均与处理器连接；所述电容阵列，用于接收所述处理器发送的控制信号，并将基于所述控制信号输出的电压信号发送至所述比较模块；其中，所述控制信号是所述处理器基于所述电容阵列中的当前待校准电容确定的；所述比较模块，用于将所述电压信号和参考电压信号进行比较，将比较结果发送至所述处理器；所述处理器，用于基于所述比较结果确定所述电压信号和所述参考电压信号不相同时，通过所述校准模块控制所述电容阵列输出的所述电压信号与所述参考电压相同。2.根据权利要求1所述的模数转换器的校准电路，其特征在于，所述电容阵列包括第一电容、校准支路、多个第一支路和多个第二支路；所述第一支路包括第二电容和第一开关电路，所述第二电容的第一端与所述第一开关电路连接，且每个所述第一支路中的第二电容的第二端均与所述第一电容的第一端连接；所述第二支路包括第三电容和第二开关电路，所述第三电容的第一端与所述第二开关电路连接，且每个所述第二支路中的第三电容的第二端均与所述第一电容的第二端连接；所述校准支路包括校准电容和第三开关电路，所述校准电容的第一端与所述第三开关电路连接，所述校准电容的第二端与所述第一电容的第二端连接，且所述校准电容的第二端作为所述电容阵列的输出端。3.根据权利要求2所述的模数转换器的校准电路，其特征在于，所述第三开关电路、每个所述第一开关电路和每个所述第二开关电路均与所述处理器连接；所述处理器，用于向每个所述第一开关电路和每个所述第二开关电路发送第一时钟控制信号和第一开关控制信号；所述第一开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第二电容的下极板连接的第一目标信号；所述第一目标信号为接地信号和第一参考信号中的一个；所述第二开关电路，用于基于所述第一时钟控制信号和所述第一开关控制信号确定与所述第三电容的下极板连接的所述第一目标信号；所述处理器，还用于向所述第三开关电路发送第二时钟控制信号；所述第三开关电路，用于基于所述第二时钟控制信号确定与所述校准电容的下极板连接的第二目标信号；所述第二目标信号为第二参考信号和校准信号中的一个；所述校准信号为所述校准模块输出的信号。4.根据权利要求1所述的模数转换器的校准电路，其特征在于，所述比较模块包括比较电路、锁存电路、第一传输门、第二传输门和第三传输门；所述第一传输门的输入端作为所述比较模块的第一输入端，用于接收所述电压信号；所述第一传输门的输出端分别与所述第二传输门的输出端和所述比较电路的正输入端连接；所述第三传输门的输入端作为所述比较模块的第二输入端，用于接收所述参考电压信号；所述第三传输门的输出端与所述比较电路的负输入端连接，所述比较电路的第一输出
端与所述锁存电路的第一输入端连接，所述比较电路的第二输出端与所述锁存电路的第二输入端连接，所述锁存电路的输出端作为所述比较模块的输出端。5.根据权利要求4所述的模数转换器的校准电路，其特征在于，所述比较电路包括第一级比较电路、第二级比较电路和第三级比较电路；所述第一级比较电路的正输入端作为所述比较电路的正输入端，所述第一级比较电路的负输入端作为所述比较电路的负输入端，所述第一级比较电路的第一输出端与所述第二级比较电路的正输入端连接，所述第一级比较电路的第二输出端与所述第二级比较电路的负输入端连接；所述第二级比较电路的第一输出端与所述第三级比较电路的正输入端连接，所述第二级比较电路的第二输出端与所述第三级比较电路的负输入端连接，所述第三级比较电路的第一输出端作为所述比较电路的第一输出端，所述第三级比较电路的第二输出端作为所述比较电路的第二输出端。6.根据权利要求5所述的模数转换器的校准电路，其特征在于，所述第一级比较电路包括第一比较器、第四电容和第五电容；所述第二级比较电路包括第二比较器、第六电容和第七电容；所述第三级比较电路包括第三比较器、第八电容和第九电容；所述第四电容的第一端作为所述比较电路的正输入端，所述第四电容的第二端与所述第一比较器的正输入端连接，所述第五电容的第一端作为所述比较电路的负输入端，所述第五电容的第二端与所述第一比较器的负输入端连接；所述第六电容的第一端与所述第一比较器的第一输出端连接，所述第六电容的第二端与所述第二比较器的正输入端连接，所述第七电容的第一端与所述第一比较器的第二输出端连接，所述第七电容的第二端与所述第二比较器的负输入端连接；所述第八电容的第一端与所述第二比较器的第一输出端连接，所述第八电容的第二端与所述第三比较器的正输入端连接，所述第九电容的第一端与所述第二比较器的第二输出端连接，所述第九电容的第二端与所述第三比较器的负输入端连接；所述第三比较器的第一输出端作为所述比较电路的第一输出端，所述第三比较器的第二输出端作为所述比较电路的第二输出端。7.根据权利要求6所述的模数转换器的校准电路，其特征在于，所述锁存电路包括锁存器、第一与非门、第二与非门、第一非门和第二非门；所述锁存器的第一输入端与所述第三比较器的第一输出端连接，所述锁存器的第二输入端与所述第三比较器的第二输出端连接，所述锁存器的第一输出端与所述第一与非门的第一输入端连接，所述锁存器的第二输出端与所述第二与非门的第一输入端连接；所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第二与非门的第二输入端连接；所述第二与非门的输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端作为所述锁存电路的输出端。8.根据权利要求1所述的模数转换器的校准电路，其特征在于，所述校准模块包括第十电容、第十一电容、多个第三支路和多个第四支路；所述第十一电容的第一端与所述第十电容的第一端连接，所述第十一电容的第二端接地；
所述第三支路包括第十二电容和第四开关电路，所述第十二电容的第一端与所述第四开关电路连接，且每个所述第三支路中的第十二电容的第二端均与所述第十电容的第一端连接；所述第四支路包括第十三电容和第五开关电路，所述第十三电容的第一端与所述第五开关电路连接，且每个所述第四支路中的第十三电容的第二端均与所述第十电容的第二端连接，且所述第十三电容的第二端作为所述校准模块的输出端。9.根据权利要求8所述的模数转换器的校准电路，其特征在于，每个所述第四开关电路和每个所述第五开关电路均与所述处理器连接；所述处理器，还用于向每个所述第四开关电路和每个所述第五开关电路发送第二开关控制信号；所述第四开关电路，用于基于所述第二开关控制信号确定与所述第十二电容的下极板连接的第三目标信号；所述第三目标信号为接地信号和第一参考信号中的一个；所述第五开关电路，用于基于所述第二开关控制信号确定与所述第十三电容的下极板连接的所述第三目标信号。10.一种模数转换器，其特征在于，包括电容阵列和权利要求1-9任一项所述的模数转换器的校准电路。
技术总结本发明提供一种模数转换器的校准电路和模数转换器，包括校准模块和比较模块；电容阵列用于接收处理器发送的控制信号，并将基于控制信号输出的电压信号发送至比较模块；其中，控制信号是处理器基于电容阵列中的当前待校准电容确定的；比较模块用于将电压信号和参考电压信号进行比较，将比较结果发送至处理器；处理器用于基于比较结果确定电压信号和参考电压信号不相同时，通过校准模块控制电容阵列输出的电压信号与参考电压相同。本发明的模数转换器的校准电路和模数转换器，实现了对当前待校准电容的模拟校准，避免了数字校准所需要的复杂逻辑，简化了电容校准过程。简化了电容校准过程。简化了电容校准过程。
技术研发人员：胡建国 宋政 马志华 吴劲 王德明 丁颜玉 张充 肖辉敏
受保护的技术使用者：广州智慧城市发展研究院
技术研发日：2022.03.31
技术公布日：2022/7/5
