1.本公开总体涉及贯穿硅过孔及其制造方法。
背景技术：2.集成电路(ic)产业经历了指数增长。ic材料和设计的技术进步产生了若干代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即每芯片面积的互连器件数量)通常增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减小。这种缩小过程通常通过提高生产效率并降低相关成本来提供益处。
3.这种缩小还增加了处理和制造ic的复杂性，并且为了实现这些进步，需要在ic处理和制造方面进行类似发展。作为半导体制造的一部分，可以形成导电元件以便为ic的各种组件提供电互连。例如，金属层和过孔将信号从一个组件路由到另一组件。虽然这些金属线和过孔在某些方面通常是令人满意的，但仍需要改进可制造性、性能和可靠性。
技术实现要素：4.根据本公开的一方面，提供了一种制造集成电路器件的方法，包括：提供衬底，该衬底具有设置在该衬底上的半导体器件；在所述衬底之上形成多层互连(mli)结构，其中，所述mli结构包括围护结构；在所述围护结构内蚀刻开口；在所述开口的侧壁上沉积保护层；以及形成在所述mli的围护结构内延伸到所述衬底中的贯穿衬底过孔(tsv)，其中所述保护层设置于所述tsv与所述围护结构之间。
5.根据本公开的一方面，提供了一种制造集成电路器件的方法，包括：提供半导体衬底，该半导体衬底具有设置在该半导体衬底之上的半导体器件；在所述半导体器件之上沉积第一介电层；在所述第一介电层内形成第一过孔、所述第一过孔之上的第一金属线、与所述第一过孔共面的第一金属环、以及与所述第一金属线共面并在所述第一金属环上的第二金属环；在所述第一金属线之上沉积第二介电层；在所述第二介电层内形成第二过孔、所述第二过孔之上的第二金属线、与所述第二过孔共面并在所述第二金属环上的第三金属环、以及与所述第二金属线共面并在所述第三金属环上的第四金属环；以及穿过所述半导体衬底的一部分形成另一过孔，其中形成该另一过孔包括蚀刻所述第一介电层和所述第二介电层以形成延伸穿过所述第一金属环、所述第二金属环、所述第三金属环和所述第四金属环中的每一个的中心区域的开口，其中所述第一金属环、所述第二金属环、所述第三金属环和所述第四金属环中的至少一个在进行蚀刻以形成所述开口期间被横向蚀刻。
6.根据本公开的一方面，提供了一种集成电路器件，包括：有源器件，设置在衬底上；多层互连(mli)，位于所述衬底之上，其中所述mli包括多个金属线以及包括第一成分的周围介电材料；贯穿衬底过孔(tsv)，延伸穿过所述衬底并穿过所述mli的介电材料；含金属围护结构，围绕所述tsv，其中所述含金属围护结构介于所述tsv和所述mli的介电材料之间；以及具有第二成分的保护层，介于所述含金属围护结构和所述tsv之间。
附图说明
7.在结合附图阅读时，从下面的具体实施方式最佳地理解本公开。要强调的是，根据行业的标准做法，各种特征不是按比例绘制的并且仅用于说明目的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
8.图1是示出根据本公开的各个方面的制造半导体器件的导电过孔的方法的实施例的流程图。
9.图2a是根据本公开的各个方面的具有包括围护结构(enclosure structure)的过孔的半导体器件的实施例的截面图；图2b、图2c、图2d、图2e和图2f是根据本公开的各个方面的具有围护结构的过孔的顶视图的实施例。
10.图3是示出根据本公开的各个方面的制造具有提供围护结构的多层互连(mli)的半导体器件的方法的实施例的流程图。
11.图4是示出根据本公开的从图3的方法继续的各个方面的在围护结构中制造贯穿硅过孔(though silicon via，tsv)的实施例方法的步骤的流程图。
12.图5是示出根据本公开的从图3的方法继续的各个方面的在围护结构中制造背面贯穿硅过孔(btsv)的实施例方法的附加步骤的流程图。
13.图6-图8是根据本公开的与图3的方法相对应的各个方面的与形成包括围护结构的mli相关联的各个制造阶段处的集成电路器件的部分或整体的局部图解视图。
14.图9-图14是根据本公开的与图4的方法相对应的各个方面的与在围护结构中形成tsv相关联的各个制造阶段处的集成电路器件的部分或整体的局部图解视图。
15.图15-图18是根据本公开的与图4的方法相对应的各个方面的与在围护结构中形成另一个tsv相关联的各个制造阶段处的集成电路器件的部分或整体的局部图解视图。
16.图19-图28是根据本公开的与图5的方法相对应的各个方面的与形成tsv相关联的各个制造阶段处的集成电路器件的部分或整体的局部图解视图。
17.图29是根据本公开的包括对应于图5的方面的各个方面制造的集成电路器件的部分或整体的局部图解视图。
18.图30-图32是根据本公开的与图5的方法相对应的各个方面的与形成另一tsv相关联的各个制造阶段处的集成电路器件的部分或整体的局部图解视图。
19.图33-图34是根据本公开的与图5的方法相对应的各个方面的与形成tsv相关联的各个制造阶段处的另一集成电路器件的部分或整体的局部图解视图。
20.图35是根据本公开的一个或多个方面的具有tsv或btsv的集成电路器件的部分或整体的局部图解视图。
具体实施方式
21.本公开总体上涉及集成电路器件，并且更具体地，涉及用于集成电路器件的互连结构。
22.以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特
征，使得第一特征和第二特征可以不直接接触的实施例。
23.此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下的本公开中，一个特征形成于、连接到和/或耦合到另一特征上可以包括以直接接触的方式形成这些特征的实施例，并且还可以包括可形成介于这些特征之间的附加特征，使得这些特征可以不直接接触的实施例。此外，使用了空间相关术语，例如“下部”、“上部”、“水平”、“竖直”、“上方”、“之上”、“下方”、“之下”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)，来简化本公开的一个特征与另一特征的关系。这些空间相关术语意在涵盖包括特征的器件的不同取向。
24.多层互连(mli)特征将集成电路(ic)器件的各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极特征)电耦合，使得各种器件和/或组件可以按照设计要求的规定运行。mli特征包括被配置为形成各种互连结构的介电层和导电层的组合。导电层被配置为形成垂直互连特征，例如，器件级接触件和/或过孔，和/或水平互连特征，例如，也称为金属层的导电线。垂直互连特征通常连接mli特征的不同层(或不同平面)中的水平互连特征。典型的半导体器件可以具有延伸多个层(或平面)的多个导电层以提供mli。例如，在一些实施方式中，半导体器件包括十几级或更多级的水平互连特征(金属线)，它们被垂直延伸的互连特征(过孔)介于其间。在ic器件的操作期间，互连结构在ic器件的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给器件和/或组件。mli在后端线(beol)工艺中形成，通常在前端线(feol)工艺形成有源器件(例如，衬底上的晶体管)之后形成。beol可以从有源器件之上的第一互连(例如，第一过孔v0或第一金属线m1)开始，或者在考虑应用beol工艺之前可以在有源器件之上形成一个或多个层。
25.在半导体器件的一些实施方式中，期望提供延伸穿过半导体器件的各个层和/或衬底的垂直互连。这种垂直互连可以被称为贯穿硅或贯穿衬底过孔(tsv)，因为它整体或部分地延伸穿过半导体衬底(其通常但不唯一地是硅)。在一些实施方式中，tsv从器件的背面形成(称为背面tsv或btsv)。本公开中的术语tsv广泛地包括从衬底的正面和背面构成的电连接。
26.tsv可以提供电连接，该电连接展现出对其他互连技术(例如，引线接合)的替代。在一些实施方式中，tsv允许制造3d封装或集成电路，为不同衬底上的器件提供互连。tsv可以提供稳健的互连、提供更高的器件密度和更短的互连路径。tsv的引入可以提供器件性能提升，例如，减少rc延迟。适用于包括本公开内容的tsv的半导体器件是多种多样的，包括但不限于诸如cmos图像传感器(cis)之类的图像传感器、3d封装、3d ic、mems器件、rf器件、晶圆上晶圆器件(wow)等。
27.然而，tsv的制造可能由于提供可延伸相对长距离的tsv的方法和结构而遇到挑战，增加了蚀刻用于过孔的开口/孔的挑战以及填充所述开口的挑战。在一些实施方式中，tsv必须穿过介电材料，这些介电材料可能因蚀刻和沉积工艺而损坏。例如，极低k介电材料可以实现mli以提供导电线和过孔的机械稳定性和电绝缘。然而，极低k材料(elk)可能被蚀刻和沉积工艺损坏，而提供延伸穿过mli的一些或全部elk材料的tsv。例如，蚀刻用于tsv的开口/孔可能导致在其中制造tsv的介电材料(例如，elk)的分层和/或其他损坏。此外，被提
供以形成tsv的导电材料(例如，铜)可能不希望地扩散到介电材料中，导致材料的污染和/或导电性的不期望改变。
28.本公开的实施例提供用围护结构围绕tsv。围护结构介于tsv和周围材料(例如，电介质，如ild层)之间。围护结构可以与mli的导电层(过孔和金属层)结合制造。因此，围护结构被提供在mli内，与过孔和金属层共面，并且可以包括相同的材料(例如，相同的金属)。在一些实施方式中，围护结构减轻介电材料的分层或损坏，提供了保护围护，也称为环或套管，围绕将执行蚀刻以形成tsv的区域。一些实施方式可以通过在tsv和围护结构之间提供保护阻挡层(例如，电介质)来提供减少和/或消除金属(例如，cu)扩散。在一些实施方式中，tsv侧壁和围护结构(都是金属)之间的保护阻挡层(例如，电介质)用于降低金属化所呈现的应力。不同的实施例可以具有不同的优点，但没有任何优点是任何实施例所必须的。
29.图1是示出根据本公开的各个方面的提供诸如tsv之类的导电过孔的方法100的流程图。图2a是根据本公开的各个方面的集成电路器件200的部分或整体的局部图解视图。集成电路器件200可被包括在微处理器、存储器和/或其他集成电路器件中。在一些实施方式中，集成电路器件200是ic芯片、片上系统(soc)或其一部分的一部分，包括各种无源和有源微电子器件，例如，电阻器、电容器、电感器、二极管、p型场效应晶体管(pfet)、n型场效应晶体管(nfet)、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。晶体管可以是平面晶体管或多栅极晶体管，例如，鳍状fet(finfet)或栅极全环绕(gaa)晶体管。gaa晶体管可以包括各种形状的沟道区域，包括纳米线、纳米棒或纳米片，统称为纳米结构。图2a为了清楚起见已被简化以更好地理解本公开的发明构思。可以在集成电路器件200中添加附加特征，并且可以在集成电路器件200的其他实施例中替换、修改或消除下面描述的一些特征。
30.方法100开始于框102，其中提供衬底。转到图2a的示例，集成电路器件200包括衬底(晶圆)202。在实施例中，衬底202包括硅。替代地或附加地，衬底202包括：另一种元素半导体，例如，锗；化合物半导体，例如，碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)和/或锑化铟；合金半导体，例如，硅锗(sige)、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或其组合。替代地，衬底202是绝缘体上半导体衬底，例如，绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底、或绝缘体上锗(goi)衬底。绝缘体上半导体衬底可以使用氧注入分离(simox)、晶圆键合、和/或其他合适的方法来制造。衬底202可以根据集成电路器件200的设计要求而包括各种掺杂区域(未示出)。在一些实施方式中，衬底202包括掺杂有p型掺杂剂的p型掺杂区域(例如，p型阱)，p型掺杂剂例如是硼(例如，bf2)、铟、其他p型掺杂剂、或其组合。在一些实施方式中，衬底202包括掺杂有n型掺杂剂的n型掺杂区域(例如，n型阱)，n型掺杂剂例如是磷、砷、其他n型掺杂剂、或其组合。在一些实施方式中，衬底202包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各种掺杂区域可以直接形成在衬底202上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构、或其组合。可以执行离子注入工艺、扩散工艺、和/或其他合适的掺杂工艺以形成各种掺杂区域。
31.(一个或多个)隔离特征203形成在衬底202之上和/或中以隔离集成电路器件200的各个区域，例如，各个器件区域。例如，隔离特征203限定并且彼此电隔离有源器件区域和/或无源器件区域。隔离特征203包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例
如，包括硅、氧、氮、碳、或其他合适的隔离成分)或其组合。隔离特征203可以包括不同的结构，例如，浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构和/或硅局部氧化(locos)结构。在一些实施方式中，隔离特征203如下形成：在衬底202中蚀刻沟槽(例如，使用干法蚀刻工艺和/或湿法蚀刻工艺)，并用绝缘体材料填充沟槽(例如，使用化学气相沉积(cvd)工艺或旋涂玻璃工艺)。可以执行化学机械抛光(cmp)工艺以去除多余的绝缘体材料和/或平面化隔离特征203的顶表面。在一些实施例中，隔离特征203可以通过在形成鳍之后在衬底之上沉积绝缘体材料(在一些实施方式中，使得绝缘体材料层填充鳍之间的间隙(沟槽))，并回蚀绝缘体材料层来形成。在一些实施方式中，隔离特征203包括填充沟槽的多层结构，例如，设置在衬垫介电层之上的体介电层，其中体介电层和衬垫介电层包括取决于设计要求的材料(例如，包括氮化硅的体介电层被设置在包括热氧化物的衬垫介电层之上)。在一些实施方式中，隔离特征203包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(bsg)或磷硅酸盐玻璃(psg))之上的介电层。虽然隔离特征203在图2a的图示中介于tsv 214(下文讨论)和有源器件204(也在下文讨论)之间，但其他配置是可能的，包括tsv214穿过隔离特征203的那些配置(参见例如图15-图18)。
32.器件204放置在衬底202上。器件204可以包括n型或p型场效应晶体管(fet)。器件204包括设置在衬底202之上的栅极结构204a。栅极结构204a介于源极区域204b和漏极区域204b之间，其中沟道区域限定在源极区域和漏极区域之间。栅极结构204a接合沟道区域，使得在操作期间电流可以在源极/漏极区域之间流动。在一些实施方式中，栅极结构204a形成在鳍结构之上，使得栅极结构204a包裹鳍结构的一部分。例如，栅极结构20a包裹鳍结构的沟道区域，从而介于鳍结构的源极区域和漏极区域之间。在一些实施方式中，栅极结构204a形成在多个纳米结构之上并围绕该多个纳米结构，使得栅极结构204a包裹介于形成纳米结构中的沟道区域的源极区域和漏极区域之间的每一个纳米结构。栅极结构204a包括被配置为根据集成电路器件200的设计要求实现期望功能的栅极堆叠。在一些实施方式中，栅极堆叠包括栅极电介质(例如，栅极介电层)和栅极电极(例如，功函数层和/或体导电层)。栅极堆叠可以包括许多其他层，例如，帽盖层、界面层、扩散层、阻挡层、硬掩模层或其组合。在一些实施方式中，栅极介电层设置在界面层(包括介电材料，例如，氧化硅)之上，并且栅极电极设置在栅极介电层之上。栅极介电层包括介电材料，例如，氧化硅、高k介电材料、其他合适的介电材料或其组合。高k介电材料的示例包括二氧化铪(hfo2)、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料或其组合。在一些实施方式中，栅极结构204a的栅极介电层是高k介电层。栅极结构204a的栅极电极包括导电材料，例如，多晶硅、铝(al)、铜(cu)、钛(ti)、钽(ta)、钨(w)、钼(mo)、钴(co)、tan、nisi、cosi、tin、wn、tial、tialn、tacn、tac、tasin、其他导电材料或其组合。在一些实施方式中，功函数层是被调整为具有期望功函数(例如，n型功函数或p型功函数)的导电层，并且体导电层是形成在功函数层之上的导电层。在一些实施方式中，功函数层包括n型功函数材料，例如，ti、银(ag)、taal、taalc、tialn、tac、tacn、tasin、锰(mn)、锆(zr)、其他合适的n型功函数材料或其组合。在一些实施方式中，功函数层包括p型功函数材料，例如，tin、tan、钌(ru)、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他合适的p型功功能材料或其组合。体(或填充)导电层包括合适的导电材料，例如，al、w和/或cu。体导电层可以附加地或共同地包括多晶硅、ti、ta、金属合金、其他合适的材料或其组合。本公开进一步考虑其
中栅极介电层、功函数层、体导电层和/或栅极堆叠的其他层具有多层结构的实施例。
33.栅极结构204a通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或其组合形成。沉积工艺包括cvd、物理气相沉积(pvd)、ald、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、常压cvd(apcvd)、电镀、其他合适的方法或其组合。光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘烤、掩模对齐、曝光、曝光后烘烤、抗蚀剂显影、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或其组合。替代地，光刻曝光工艺由其他方法辅助、实施或替代，例如，无掩模光刻、电子束写入或离子束写入。蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺、其他蚀刻工艺或其组合。栅极结构204a根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺来制造。
34.栅极结构204a还包括栅极间隔件，其分别邻近栅极堆叠(例如，沿着其侧壁)来设置。栅极间隔件通过任何合适的工艺形成并包括介电材料。介电材料可包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。在沉积介电材料之后，可以各向异性地蚀刻材料以形成栅极间隔件。在一些实施方式中，栅极间隔件包括多层结构。在一些实施方式中，邻近栅极堆叠形成多于一组的间隔件，例如，密封间隔件、偏移间隔件、牺牲间隔件、虚设间隔件和/或主间隔件。可以执行外延生长、注入、扩散和/或退火工艺以在衬底202上(例如，在衬底内、在从衬底延伸的鳍上或内等)形成包括轻掺杂源极和漏极(ldd)特征和/或重掺杂源极和漏极(hdd)特征的源极/漏极区域204b，取决于集成电路器件200的设计要求。外延工艺可以实施cvd沉积技术(例如，气相外延(vpe)、超高真空cvd(uhv-cvd)、lpcvd和/或pecvd)、分子束外延、其他合适的seg工艺或其组合。源极/漏极特征204b掺杂有n型掺杂剂和/或p型掺杂剂。例如，在晶体管被配置为n型器件(例如，具有n沟道)的情况下，源极/漏极特征204b可以是包括硅和/或碳的外延层，其中含硅外延层或含硅-碳外延层被掺杂磷、其他n型掺杂剂或其组合(例如，形成si:p外延层或si:c:p外延层)。在另一示例中，在晶体管被配置为p型器件(例如，具有p沟道)的情况下，源极/漏极特征204b是包括硅和锗的外延层，其中含硅锗外延层被掺杂硼、其他p型掺杂剂或其组合(例如，形成si:ge:b外延层)。
35.方法100然后进行到框104，其中在衬底之上形成多层互连(mli)。mli在后端线(beol)工艺中形成，通常在前端线(feol)工艺在衬底202上形成诸如晶体管204之类的有源器件之后形成。beol工艺提供如上所述的mli，例如提供导电层以提供形成在衬底上的器件之间的路由和互连。除了通过水平延伸的金属线和垂直延伸的过孔或接触件来形成去往/来自上述框102中的器件的电互连之外，形成框104的mli包括限定和形成用于包围过孔的结构。该结构在本文中可被称为包围结构或包覆结构，或者环或套筒。下面更详细地讨论该包围结构。
36.在形成mli时，多个层间介电(ild)层被设置在衬底之上。ild层可以包括相同或不同的成分。在每个ild层内，形成金属特征，例如，金属线和/或过孔。参考图2的示例，ild层被一起图示为形成在衬底202之上的ild层206，ild层206包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其他合适的介电材料或其组合。示例性低k介电材料包括fsg、掺杂碳的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、bcb、聚酰亚胺、其他低k介电材料或其组合。在一些实施方式中，ild层206具有包括
多种介电材料的多层结构。例如，在一些实施方式中，蚀刻停止层(esl)介于ild层206的部分之间和/或介于ild层206与器件204或衬底202之间，例如，接触蚀刻停止层(cesl)。esl/cesl可以包括与ild层206的其他部分不同的材料。在一个实施例中，ild层206包括(一个或多个)低k介电材料部分，并且(一个或多个)esl/cesl部分包括硅和氮(例如，氮化硅或氮氧化硅)。ild层206例如通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)而形成在衬底202之上。在一些实施方式中，ild层206通过可流动cvd(fcvd)工艺形成，包括例如在衬底202之上沉积可流动材料(例如，液态化合物)，并通过合适的技术将可流动材料转化为固体材料，例如，热退火和/或紫外线辐射处理。形成ild层206可以包括多个沉积步骤，随后图案化ild层以限定将在ild层206中形成的导电特征、形成导电特征、执行平坦化工艺和/或其他合适的工艺。
37.如上所述，形成mli包括限定和形成嵌入在ild层206内的导电线208a和过孔208b。导电层被配置为形成垂直互连特征，例如，器件级接触件208b(接触源极/漏极204b)和/或过孔208b，和/或水平互连特征，例如，导电线208a。垂直互连特征208b通常连接mli特征120的不同层(或不同平面)中的水平互连特征。在集成电路器件200的操作期间，互连结构208a、208b被配置为在集成电路器件200的器件(包括器件204)和/或组件之间路由信号、和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给集成电路器件200的器件和/或组件。在一些实施方式中，导电线或过孔通过在ild材料的相应层中所形成的沟道或开口中沉积诸如铜、铝、钨和/或其他合适的导电材料之类的导电材料来形成，如下所述。在一些实施方式中，导电互连特征具有多层结构，例如，包括种子层、粘合促进层、阻挡层等。mli结构(图2a的mli 208)包括导电特征208a、208b和周围的电介质206。
38.在方法100中，根据本公开的一个或多个方面，形成mli还包括限定用于包覆(随后形成的)过孔(例如，贯穿硅过孔，tsv)的围护结构。围护结构与导电线和过孔同时形成。围护结构由多个层形成，每一层形成在mli的过孔和金属线的同一级(或平面)内。围护的每一层可同时形成，并且可以包括与所述层的相应过孔和/或金属线相同的(一种或多种)材料(例如，导电材料，如铜、铝、钨和/或其他合适的导电材料)。围护结构的每一层结合以形成延伸mli的高度的连续含金属结构(例如，环或套管)。
39.参考图2a的示例，图示了mli 208的围护结构212。围护结构212是包括以与上面讨论并在下面继续的导电线208a和过孔208b几乎相同的方式延伸穿过ild层206的含金属材料的特征。
40.例如，如上所述，mli 208可形成在连续的层中。在一些实施方式中，在沉积ild层206的一部分之后，ild层被图案化以在ild层206的该部分中形成开口，其中，开口对应于导电线和/或过孔，并且开口对应于围护结构212的一部分。mli 208的导电部分的形成可以通过镶嵌工艺或双镶嵌工艺。
41.在实施例中，ild层206或其层的图案化工艺包括光刻工艺和/或蚀刻工艺。例如，形成开口包括执行光刻工艺以在ild层206的一部分之上形成图案化抗蚀剂层，以及执行蚀刻工艺以将图案化抗蚀剂层中限定的图案转移到ild层206。光刻工艺可以包括在ild层206上形成抗蚀剂层(例如，通过旋涂)，执行预曝光烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(例如，紫外(uv)光、深紫外(duv)光或极紫外(euv)光)，其中掩模根据掩模的掩模图案和/或掩模类型
(例如，二元掩模、相移掩模或euv掩模)来阻挡、透射和/或反射对抗蚀剂层的辐射，使得图像被投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺期间溶解，取决于抗蚀剂层的特性以及在显影工艺中使用的显影溶液的特性。在显影之后，图案化抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺使用图案化抗蚀剂层作为蚀刻掩模以去除ild层206的一些部分以形成开口或沟道，沟道可以对应于来自器件204的导电路径并且还包括对应于围护结构212的沟道。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从ild层206去除图案化抗蚀剂层。
42.该工艺继续在ild层的蚀刻沟道中提供一种或多种导电材料。在实施方式中，图案化和蚀刻工艺提供限定第一过孔，并且随后的图案化和蚀刻工艺在ild层中限定第一金属线以形成限定过孔和金属线的连续开口(例如，双镶嵌工艺)。在这样的工艺中，然后同时填充所限定的过孔和第一金属线。围护结构212的与每个导电特征(例如，过孔和线)共面的部分与相应特征(例如，过孔或线)被同时形成。在其他实施方式中，通过单镶嵌工艺独立于相邻的金属化层来形成单层导电特征(例如，过孔或线)和围护结构212的相应层。同样地，围护结构212的与为来自器件204的电信号提供路由的导电特征(例如，线或过孔)共面的部分与所述导电特征被同时形成。
43.ild层(例如，过孔、金属线、围护结构212的层)中的沟道的填充可以包括导电材料的沉积。一种或多种导电材料可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、电镀、其他合适的方法或其组合)来沉积。导电特征可以是多层的并且可以包括任何合适的导电材料，例如，ta、ti、al、cu、co、tan、tin、tan和/或其他合适的导电材料。例如，在一些实施方式中，沉积(例如，pvd、ald)衬垫或阻挡层(例如，tin、tan、wn)，然后是种子层和导电填充材料(例如，铜)。化学机械抛光步骤去除多余的金属以完成互连层。在一些实施方式中，在平坦化的表面之上形成帽盖或esl(例如，sicn)。重复这些工艺，从而形成mli的每一层。
44.在一些实施方式中，与mli 208一起形成的围护结构212包括从ild层206的底部延伸到ild层206的顶表面的连续结构。也就是说，在一些实施方式中，mli 208包括x个过孔层(例如，v0、v1、v2等)和y个金属层(例如，m1、m2、m3等)。在实施例中，围护结构212包括在x个过孔层中的每一个以及y个金属层中的每一个上形成的部分/层。在实施例中，围护结构212包括在x-1个过孔层中的每一个以及y个金属层中的每一个上形成的部分。例如，围护结构212可以不延伸与第一接触件级互连(例如，从源极/漏极204b向上延伸到mli 208的第一金属化层的垂直延伸接触件(例如，底部过孔208b))共面。
45.围护结构212提供封装或环，其将围绕随后形成的过孔(例如，tsv)。如本文所用，术语环确实需要具有圆形的内边缘和外边缘并因此由曲线组成的结构。相反，从顶视图看，围护结构可以是围绕过孔的各种形状(其也可以包括各种形状)。图2b示出了围护结构212的从顶视图的实施例，其示出了基本上圆形的围护结构212。然而，例如对于光刻限制和/或工艺(例如，金属填充)，可能期望或需要提供形成不同形状的围护结构212的边缘。图2c、图2d、图2e和图2f示出了基本上为多边形的围护结构212的实施例的顶视图。围护结构212的形状由上述图案化确定。例如，光刻工艺在介电层206中限定与围护结构212的给定层相对
应的沟道。
46.方法100然后进行到框103，其中在框102中与mli一起形成的过孔围护结构内形成导电过孔。导电过孔可限定为使得提供从器件的暴露顶部到衬底和/或穿过衬底的电路径。例如，提供从器件顶部到器件背面的电路径。这种类型的过孔可以称为贯穿衬底过孔或贯穿硅过孔(tsv)。参考图2a的示例，过孔214从器件200的顶部，尤其是ild 206的顶部，延伸直到衬底202的背面。过孔214被称为tsv 214。tsv 214设置在围护结构212内。因此，在一些实施方式中，tsv 214本身不接触ild 206，而是主要通过围护结构212与ild 206分开。在一些实施方式中，tsv214直接与围护结构212相接，在其他实施方式中，如下所述，在围护结构212和ild 206之间形成保护层。在围护结构212内，可以完全去除ild 206。
47.在实施例中，tsv 214的形成包括图案化、蚀刻开口、以及用(一种或多种)导电材料填充开口。图案化工艺可以包括光刻工艺和/或蚀刻工艺。例如，形成tsv 214开口包括执行光刻工艺以在ild层206之上形成图案化抗蚀剂层，以及执行蚀刻工艺以将图案化抗蚀剂层中所限定的图案转移到ild层206和下层、和/或衬底202。光刻工艺可以包括在ild层206上形成抗蚀剂层(例如，通过旋涂)，执行预曝光烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(例如，紫外(uv)光、深紫外(duv)光或极紫外(euv)光)，其中掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或euv掩模)来阻挡、透射和/或反射对抗蚀剂层的辐射，使得图像被投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺期间溶解，取决于抗蚀剂层的特性以及在显影工艺中使用的显影溶液的特性。在显影之后，图案化抗蚀剂层包括与掩模相对应的抗蚀剂图案。在去除ild层206和下面的衬底202的一些部分时，蚀刻工艺使用图案化抗蚀剂层作为蚀刻掩模。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺或其组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从ild层206去除图案化抗蚀剂层。
48.然后用包括保护层、阻挡层和(一种或多种)导电填充材料的各种层来填充为tsv 214蚀刻的开口。下面将更详细地讨论这些层。在用(一种或多种)导电材料填充tsv 214之后，平坦化工艺可以去除多余的材料。在一些实施方式中，衬底202然后从背面变薄以暴露tsv 214的端部。
49.应注意，虽然tsv 214形成在围护结构212内，但tsv 214不必与围护结构212居中(例如，共享中心轴)。如图2e所示，tsv 214可以偏移到围护结构212的一侧。在另一实施例中，如图2f所示，tsv 214形成在围护结构212内。然而，ild层206的一部分，标注为ild 206’，保留在tsv 214和围护结构212之间。注意，ild 206’通过围护结构212与ild206的其余部分分开。在一些实施例中，保护层介于tsv 214和围护结构212之间，包括如下所述。
50.可以在tsv 214的顶部和/或底部与其他导电特征(例如，其他金属线、接合焊盘、导电凸块、其他输入/输出特征、和/或其他合适的互连)进行互连。
51.示例性器件200和方法100提供的实施例是在tsv(例如，tsv 214)形成期间通过围护结构(围护结构212)保护介电层(例如，ild 206)免受损坏，例如，分层。围护结构提供了对tsv的封装，从而减轻了蚀刻和/或填充tsv期间对周围材料(例如，ild层)的损坏。围护结构可以提供益处，例如，减轻ild层的分层。器件200和/或方法100的特征的益处可以包括减
轻tsv中的导电材料(例如，铜)向周围区域(例如，ild层)的扩散。该方法和/或器件还可以提供诸如rc改进之类的性能改进。在一些实施例中，防止对ild层的损坏允许对极低k介电材料的期望保护以用于ild层，但其容易被诸如蚀刻用于tsv的开口之类的工艺损坏。
52.现在参考图3，示出了用于制造具有围护结构的mli的方法300。形成的围护结构围绕器件的随后将形成过孔(例如，tsv)的区域。方法300提供了图1的方法100的示例性实施例。在方法300中形成的围护结构可以基本上类似于上面讨论的围护结构212。方法300仅是示例性的并且可以包括除了所列举的那些步骤之外的其他步骤。
53.方法300开始于框302，其中提供衬底。框302可以基本上类似于上面参考图1的方法100讨论的框102。所提供的衬底可以基本上类似于图2a的衬底202。例如，在实施例中，衬底是硅衬底(或晶圆)。参考图6的示例，器件600包括衬底202。器件600可以基本上类似于上面讨论的器件200。
54.方法300然后进行到框304，其中在衬底上形成器件(例如，有源器件)。器件可以包括n型或p型场效应晶体管(fet)。在实施例中，器件可以是鳍式场效应晶体管(finfet)、栅极全环绕(gaa)晶体管和/或其他半导体器件类型，包括但不限于电容器、电阻器、存储元件、结、图像组件和/或其他特征。参考图6的示例，器件204(例如，fet)包括栅极结构204a和相应的源极/漏极区域204b，并且形成在衬底202上。包括栅极结构204a和源极/漏极区域204b的器件204可以基本上类似于以上所述。
55.方法300然后进行到框306，其中在衬底之上沉积第一介电层。第一介电层可以是第一层间介电(ild)层。参考图6的示例，介电层602形成在衬底202之上。介电层602可以基本上类似于上面参考图2a所讨论的介电层206的一部分。在实施例中，介电层602包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其他合适的介电材料或其组合。示例性低k介电材料包括fsg、掺杂碳的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、bcb、聚酰亚胺、其他低k介电材料或其组合。在一些实施方式中，介电层602具有包括多种介电材料的多层结构，例如，接触蚀刻停止层(cesl)。在实施例中，ild层602包括低k介电材料以及硅和氮(例如，氮化硅或氮氧化硅)的cesl。介电层602例如通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)而形成在衬底202之上。在实施例中，介电层602的材料不同于上覆的ild层(例如，702)的材料。例如，介电层602可以具有蚀刻选择性与上覆的介电层702不同的成分。
56.方法300然后进行到框308，其中在第一介电层中形成第一接触件结构。第一接触件结构可以提供与框304中形成的器件和/或其一部分的电互连。参考图6的示例，在实施例中，第一接触件结构604形成为延伸穿过介电层602至器件204的源极/漏极特征204b。第一接触件特征604包括导电材料，例如，氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)、氮化钽(tan)和/或其他合适的材料。在一些实施方式中，接触件特征604包括衬垫(阻挡)层，例如，钛(ti)、钽(ta)、氮化钛(tin)、氮化钴(con)、氮化镍(nin)、氮化钽(tan)和/或其他材料。接触件特征604可如下形成：对介电层602进行图案化以形成沟槽或开口，随后用诸如上面参考mli 208讨论的导电材料来填充该沟槽或开口。在一些实施方式中，在第一接触件特征604和源极/漏极204b之间形成硅化物层。接触件特征604可以基本上类似于上面参考图2a讨论的器件200的底部过孔208b。
57.方法300然后进行到框310，其中形成后续介电层。后续介电层可以是如上所述的ild介电层。参考图7的示例，介电层702形成在衬底202之上。介电层702可以基本上类似于上面参考图2a所讨论的介电层206的一部分。在实施例中，介电层702包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其他合适的介电材料或其组合。示例性低k介电材料包括fsg、掺杂碳的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、bcb、聚酰亚胺、其他低k介电材料或其组合。在一些实施方式中，介电层702具有多层结构。介电层702例如通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)而形成在衬底202之上。
58.方法300然后进行到框312，其中形成mli的金属化层。金属化层可以包括mli的垂直延伸过孔(例如，v0)和/或水平延伸金属线(例如，m1)，提供对去往/来自器件200的电信号的路由。根据本公开的各个方面，形成mli的金属化层还包括形成提供用于tsv的围护结构的组件(或部分或层)的特征。mli的金属化层可以与上面讨论的基本上类似地形成，包括通过光刻工艺、蚀刻工艺和沉积工艺在介电层内形成沟道，其在单镶嵌或双镶嵌工艺中填充有(一种或多种)导电材料。
59.参考图7的示例，第一导电特征704形成在介电层702中。第一导电特征704包括导电过孔704a和导电金属线704b。导电过孔704a和导电线704b可以在双镶嵌工艺中形成。在实施例中，导电过孔704a和导电线704b各自在单镶嵌工艺中单独地形成。导电过孔704a和导电线704b形成提供去往/来自器件204的路由的导电特征。
60.如图7所示，第二特征706形成在mli结构的金属化层中。第二特征706包括与第一过孔704a共面形成的第一部分706a以及与第一金属线704b共面形成的第二部分706b。第一部分706a和第二部分706b可以分别与第一过孔704a和第一金属线704b同时形成，例如，在双镶嵌或单镶嵌工艺中。第二特征706提供基本上类似于上述围护结构212的围护结构的第一级或部分。也就是说，第二特征706围绕介电层702的随后形成过孔(例如，tsv)的区域。如顶视图的小图所示，第一部分706a和第二部分706b可以是圆形的；然而，包围过孔区域的环的其他配置是可能的，包括以上参考图2b、图2c、图2d、图2e和图2f所述。还应注意，形成围护结构的一部分的第二特征706示出了宽度小于第二部分706b的第一部分706a，其中第一部分706a形成在mli的过孔级上，并且第二部分706b形成在mli的金属层级上。在其他实施例中，宽度在第一部分706a和第二部分706b之间可以不同地变化。例如，706b的宽度可小于706a的宽度。
61.mli的第一特征704和第二特征706可由金属或导电材料构成。第一特征704和/或第二特征706可以是多层结构，例如包括如以上参考图2a的导电层208a、208b和围护结构212所讨论的衬垫层和/或金属化层。示例导电材料可包括氮化钛(tin)、钛(ti)、钌(ru)、镍(ni)、钴(co)、铜(cu)、钼(mo)、钨(w)、钽(ta)、氮化钽(tan)、铱(ir)、铼(re)、铝(al)、银(ag)和/或其他合适的材料。
62.方法300然后进行到框314，其中确定是否存在将在beol工艺中形成以制造目标半导体器件的附加mli层。mli可以包括多个层或级，包括例如提供水平路由(金属线、m1、m2、m3等)的十几个或更多个导电层或级。如果将形成附加层，则方法300返回到框310，其中再次沉积介电层(并且在一些实施方式中，平坦化)，然后方法300再次进行到框312，其中在介电层中制造另一金属化层(例如，过孔和/或金属线)。附加层包括耦合到器件204(例如，过
孔和金属线)的路由部分以及围护结构的相应部分或层。这些步骤一直持续到形成顶部金属化层。
63.参考图8的示例，重复框310和312以形成多个金属化层和介入过孔，在每一级上具有围护结构的相应部分，其提供mli的过孔和金属线。图8示出了mli结构804，其包括向器件204提供电信号的路径，该路径包括第一过孔704a、第一金属线704b、以及后续过孔802a和后续金属线802b。过孔802a和金属线802b形成在介电层806内。介电层806可以基本上类似于层702。过孔802a和金属线802b可以分别基本上类似于第一过孔704a和第一金属线704b。虽然图8的器件示出了除第一过孔/线704a/704b之外的六(6)个附加金属化层以形成具有七(7)个金属化层(具有七个介入过孔)的mli，但这仅是示例性的并且可以制造任何数量的层。
64.对于提供导电过孔802a或导电线802b的mli结构804的每一层，与相应的过孔802a或金属线802b共面的是围护结构的一部分，标注为对应于过孔802a的级的部分或层808a以及对应于金属线802b的级的部分或层808b。在一些实施例中，部分808a和808b中的每一个分别基本上类似于部分706a和706b。例如，图7所示的顶视图可以类似地适用于部分808a和808b中的每一个。在其他实施例中，部分808a和808b的配置可以不同。然而，在实施例中，部分706a、706b、808a、808b一起形成围绕介电层806、702中可以形成过孔(例如，tsv)的中心区域的连续导电材料的围护结构810。围护结构810也可称为环或套筒。在一些实施方式中，围护结构的部分706a、706b、808a、808b可彼此对齐，而在其他实施方式中，部分706a、706b、808a、808b可以如图35所示垂直偏移。然而应注意，在实施方式中，提供了连续的、含金属的围护结构810，其垂直地并且在围绕介电层808的一部分的环形内连续延伸。
65.图3所示并且由图6、图7和图8的器件600示例化的方法300可用于形成穿过由方法300形成的围护结构的过孔的不同实施例。具体地，在围护结构810内形成tsv可以以各种方式实现。下面讨论这些实施例中的一些。
66.转到图4，示出了在由方法300提供的围护结构内形成tsv的一些实施例中的可以从图3的方法300继续(例如，从b到b1)的方法400。方法400的实施例通过图9-图14中的器件600b的示例示出。器件600b是具有tsv的器件600的实施例。
67.方法400的框402提供延伸穿过围护结构内的区域中的mli的介电层的开口。参考图9的示例，开口904形成在围护结构810内。
68.为了形成开口904，在衬底202和mli 804之上形成掩蔽层902。掩蔽层902可以使用上述光刻技术来图案化以限定掩蔽层的开口。掩蔽层902可以是合适的材料，例如，光致抗蚀剂、硬掩膜(例如，sin、sion)和/或其他材料。在实施例中，掩蔽元件902具有宽度为w1的开口，宽度w1大于由706a、706b、808a、808b提供的围护结构810的宽度w2(参见图8中的标注)。
69.在蚀刻期间使用掩蔽层902作为掩蔽元件，在围护结构810内的介电层806、702中蚀刻开口904。开口904延伸至第一介电层602的顶表面。在实施例中，蚀刻特征706a、706b、808a、808b中的一个或多个的端部。特征706a、706b、808a、808b的横向回蚀量取决于掩蔽元件902的开口宽度。具体地，特征706a、706b、808a、808b的减少量可能是由于掩蔽元件902开口的宽度w1大于由706a、706b、808a、808b提供的围护结构810的相对部分之间的宽度w2。706a、706b、808a、808b中的一个或多个的宽度减小可以提供开口904的加宽，允许改进的间
隙填充。然而，应维持706a、706b、808a、808b的足够宽度以保护介电层806、702免受蚀刻工艺的影响。在实施例中，开口904由706a、706b、808a、808b的导电侧壁限定。
70.形成开口904的蚀刻工艺可以包括干法蚀刻(例如，反应离子蚀刻或其他等离子体辅助蚀刻工艺)、湿法蚀刻或其他合适的蚀刻工艺。在一些实施例中，第一介电层602包括对介电层702、806提供蚀刻选择性的成分，并因此提供对工艺的蚀刻停止。在开口904的蚀刻期间，应注意介电层806和/或702的其余部分(包括与过孔704a、802a和金属线704b、802b相邻的部分)基本上被由含金属特征706a、706b、808a、808b提供的围护结构810保护而免受蚀刻剂影响。在一些实施方式中，蚀刻在介电层602处停止，这可以有利地避免在开口904的蚀刻期间暴露衬底202，避免由蚀刻706a、706b、808a、808b的含金属材料而产生的污染。
71.如先前关于图2b、图2c、图2d、图2e和图2f所讨论的，开口904可以(但不必)是圆形形状，并且可以(但不必)在围护结构810内居中。如图2f所示，在一些实施方式中，蚀刻可以在开口904内留下剩余量的电介质806。在形成开口904之后，可以从衬底202去除(例如，剥离)掩蔽元件902。
72.方法400然后进行到框404，其中在框402中提供的开口的侧壁上形成保护层。参考图10，保护层1002形成在开口904的侧壁上。在一些实施方式中，保护层1002与特征706a、706b、808a、808b直接相接地形成。因此，在一些实施方式中，保护层1002覆盖特征706a、706b、808a、808b的含金属材料的暴露侧壁。
73.保护层1002可以包括氧化物，例如，氧化硅；氮化物，例如，氮化硅；氮氧化物，例如，氮氧化硅等；其组合；和/或其他合适的材料。保护层1002的成分可以与介电层806和702的成分不同。保护层1002可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)来沉积。在实施例中，保护层1002如下形成：通过一个或多个cvd工艺沉积介电材料，并执行蚀刻(例如，干法蚀刻工艺)以去除介电层以使其仅保留开口904的侧壁。在一些实施方式中，保护层1002用于在后续工艺(例如，介电层602和/或衬底202的蚀刻)期间保护由706a、706b、808a、808b提供的围护结构810免于产生金属污染和/或扩散。在一些实施方式中，保护层1002的厚度可以在约和约之间。在实施例中，保护层1002的厚度可以基本上等于上述特征706a、706b、808a、808b的横向回蚀量。
74.方法400然后进行到框406，其中穿过mli的(一个或多个)介电层的开口延伸到衬底中。参考图11的示例，在图10所示的开口904的侧壁之上形成掩蔽层1102，例如，在保护层1002的侧壁上。掩蔽层1102可形成为第一厚度t1。在一些实施方式中，厚度t1和保护层1002厚度的总和提供了过孔的上部和过孔的下部的宽度差异，如下所述。
75.蚀刻工艺可以将开口(之前的开口904)延伸穿过介电层602并进入衬底202的至少一部分，形成延伸的开口1104。可以在相同或不同的蚀刻步骤中执行介电层602和衬底202的蚀刻。如图11所示，形成延伸到衬底202中的开口1104。形成开口1104的蚀刻工艺可以包括干法蚀刻(例如，反应离子蚀刻或其他等离子体辅助蚀刻工艺)、湿法蚀刻或其他合适的蚀刻工艺。在蚀刻开口1104之后，可以去除(例如，剥离)掩蔽层1102。
76.在去除掩蔽层1102之后，开口1104在衬底202内和/或介电层602内的下部具有第一宽度w3。开口1102在mli 804的介电层806内的上部具有第二宽度w4。第二宽度w4大于第一宽度w3。在一些实施方式中，第一宽度w3比宽度w4小约0和约40％之间。
77.方法400然后进行到框408，其中形成内衬于开口的阻挡层。示例性成分包括但不限于金属氮化物，例如，tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。在一些实施方式中，可以省略阻挡层。在一些实施方式中，可以提供其他介电材料。参考图12的示例，在图11的开口1104的侧壁上形成阻挡层1202。在一些实施方式中，阻挡层1202具有约和约之间的厚度。
78.方法400然后进行到框410，其中在开口中提供导电填充金属以形成导电过孔。参考图12的示例，在开口1104(图11)中并且在阻挡层1202(如果提供的话)之上形成导电填充金属1204。在实施例中，导电填充金属1204是铜。然而，其他导电材料也是可能的，例如，ta、ti、al、cu合金、co、tan、tin、tan、w、zr和/或其他合适的导电材料。在沉积导电填充金属之后，可以执行平坦化工艺(例如，cmp)以从介电层802的顶部去除多余的材料而提供平坦顶表面，如图13所示。
79.如图13所示，形成包括导电填充金属1204的导电过孔1302。导电过孔1302的上部的宽度w5大于导电过孔1302的下部的宽度w6。在一些实施方式中，宽度w6比w5小0到40％。宽度w6可以根据保护层1002的厚度来调整。宽度w5和w6的差异可以允许调整对导电材料1204进行间隙填充的容易程度。
80.方法400然后可以进行到框412，其中制造可以继续进一步的步骤。
81.在一些实施方式中，如图14所示，互连结构1402(例如，具有周围电介质的金属线和过孔)可以形成在器件的连接到过孔1302顶部的前表面上。在一些实施方式中，衬底202可以变薄(例如，从衬底202的背面)以暴露过孔1302的底部。后续处理可以包括提供在器件的连接到过孔1302的底部的背面上形成的互连结构。在一些实施方式中，器件的顶部或底部上的一个或多个互连结构可连接到或设置在另一器件上。
82.因此，如通过图9-图14的器件600b所示的方法1400提供示例，该示例提供了从形成在半导体衬底202之上的mli 804的顶表面延伸到衬底202的背面的导电过孔1302。导电过孔1302可以称为tsv 1302。tsv1302设置在由706a、706b、808a、808b提供的围护结构810内，使得围护结构完全围绕或包围tsv 1302的延伸穿过介电层806的部分。围护结构810围住tsv 1302的具有增加的宽度(例如，w5)的上部。在一些实施方式中，介电层802是极低k材料，并且围护结构810对极低k材料提供保护以免受用于形成在其中形成tsv 1302的开口(例如，在介电材料内)的蚀刻工艺的影响。在实施例中，未在被介电层602和/或衬底202围绕的tsv的第二部分(例如，宽度w6)上提供围护结构810。
83.继续图4的方法400的示例，图15-图18示出了可以从图3的方法300继续(例如，从b到b1)的包括在围护结构内形成tsv的方法400的另一实施例。图15-图18所示的器件600c的实施例与上述器件600b有许多相似之处，但包括示出了在形成tsv的区域内具有隔离特征(例如，隔离特征203)的衬底202。
84.在方法400的实施例的框402中，提供在围护结构内的区域中延伸穿过mli的介电层的开口。然而，由于围护结构下方的隔离特征204，蚀刻可以继续，而没有将污染物引入衬底的风险。参考图15的示例，蚀刻工艺在由706a、706b、808a、808b提供的围护结构810内形成开口1502，其中，开口由如上所述的掩蔽层902限定。形成开口1502的蚀刻工艺可以包括一个或多个干法蚀刻工艺(例如，反应离子蚀刻或其他等离子体辅助蚀刻工艺)、湿法蚀刻或其他合适的蚀刻工艺。在一些实施例中，隔离特征203的材料包括对介电层602、702和/或
806提供蚀刻选择性并提供蚀刻停止的成分。在进一步的实施中，执行过蚀刻以使得隔离特征203的一部分被蚀刻。在蚀刻开口1502期间，注意到如器件600b的实施例中所述，介电层806和/或702在围护结构810外部的区域被围护结构810基本上保护而免受蚀刻剂和/或污染物的影响。如上所述，706a、706b、808a、808b的端部可以与围护结构810内的介电层806、702一起被蚀刻。
85.然后方法400进行到框404，其中在框402中提供的开口的侧壁上形成保护层。参考图16的示例，保护层1002形成在开口1502的侧壁上。在一些实施方式中，保护层1002与特征706a、706b、808a、808b直接相接地形成；与介电层602直接相接地形成；和/或与隔离特征203直接相接地形成。保护层1002可以与上面讨论的基本上类似，包括例如在一些实施方式中，保护层1002的厚度可以在约和约之间。
86.方法400然后进行到框406，其中第一开口(例如，如框402所述的延伸穿过mli的(一个或多个)介电层的开口)延伸到衬底中。参考图17的示例，在图16所示的开口1502的侧壁之上(包括在保护层1002的侧壁上)形成掩蔽层1102。掩蔽层1102可以与上面参考图11的示例所讨论的基本上类似。
87.蚀刻工艺可以将开口(之前的开口1502)延伸穿过隔离特征203并进入衬底202的至少一部分，形成延伸的开口1702。隔离特征203的下部以及衬底202的蚀刻可以在相同或不同的蚀刻步骤中执行。形成开口1704的蚀刻工艺可以包括干法蚀刻(例如，反应离子蚀刻或其他等离子体辅助蚀刻工艺)、湿法蚀刻或其他合适的蚀刻工艺。在蚀刻开口1702之后，可以去除(例如，剥离)掩蔽层1102。
88.开口1702在衬底202内和/或在隔离特征203的下部内具有第一宽度w8。开口1702在mli 804的介电层806内、在介电层602内、和/或在隔离特征204的上部(例如，蚀刻区域之上)内具有第二宽度w7。宽度w8小于宽度w7。在一些实施方式中，w8可以比w7小0到40％。
89.方法400然后进行到框408和410，其中在开口中形成阻挡层和导电填充物，与上面参考器件600b所讨论的基本上类似。参考图18的示例，阻挡层1202和金属填充物1204形成在开口1702中。如图18所示，形成包括导电填充金属1204的导电过孔1802。导电过孔1802的上部的宽度w9大于导电过孔1802的下部的宽度w10。在一些实施方式中，宽度w10比w9小0到40％。宽度w10可以根据保护层1002的厚度来调整。宽度w10和w9的差异可以允许调整在形成导电填充物1204时的间隙填充能力。
90.因此，如通过图15-图18的器件600c所示的方法1400提供了从形成在半导体衬底202之上的mli 804的顶表面延伸到衬底202的背面的导电过孔1802。因此，导电过孔1802可以称为tsv 1802。tsv 1802设置在由706a、706b、808a、808b提供的围护结构810内，使得围护结构810完全围绕或包围tsv 1802的延伸穿过介电层806的部分。由706a、706b、808a、808b提供的围护结构810围住tsv 1802的具有增加的宽度(例如，w9)的部分。在一些实施方式中，介电层802是极低k材料，围护结构810对围护结构810外部的极低k材料提供保护以免受用于形成tsv 1802的开口的蚀刻工艺的影响。相反，未在被介电层602、隔离结构203和/或衬底202围绕的tsv的第二部分上提供围护结构810。
91.转到图5，示出了在由方法300提供的围护结构内形成tsv的一些实施例中的可以从图3的方法300继续(例如，从b到b2)的方法500。具体地，tsv是从器件的背面形成的，因此可以称为背面tsv或btsv。方法500的实施例通过图19-图28中的器件600d的示例示出。
92.方法500从方法300开始，方法300在衬底之上形成mli，其中mli包括围护结构。参考图19，提供了与以上参考图8所讨论的基本上类似的器件600d。器件600d包括由在介电层806中形成的与mli 804的过孔704a和线704b共面的706a、706b、808a、808b组成的围护结构810。有源器件204设置在衬底202之上的第一介电层602内。
93.器件600d还包括设置在器件600d的顶表面上的接合区域。接合区域包括导电特征1902，该导电特征1902设置在金属线和过孔(704a、704b)之上并与之耦合以提供到器件600d的有源器件204的互连。接合区域还包括形成在围护结构810之上的导电特征1904。导电特征1902、1904仅是示例性的并且可以包括其他配置。在实施例中，导电特征1904从围护结构810的第一侧上延伸到围护结构810的第二相对侧上(例如，在x方向和/或y方向)。在一些实施例中，导电特征1904比mli的金属线704b更厚(例如，在z轴上)。
94.方法500的框502提供了形成在第二衬底上的第二器件；第二器件接合到第一器件，例如，图3的方法300所示的具有形成在mli中的围护结构的第一器件。参考图20的示例，示出了第二器件2002。第二器件2002部分或整体地被示为集成电路器件2002。集成电路器件2002可以包括在微处理器、存储器和/或其他集成电路器件中。在一些实施方式中，集成电路器件2002是ic芯片、soc或其一部分的一部分，其包括各种无源和有源微电子器件，例如，电阻器、电容器、电感器、二极管、pfet、nfet、mosfet、cmos晶体管、bjt、ldmos晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。晶体管可以是平面晶体管或多栅极晶体管，例如，finfet或gaa晶体管。在其他实施例中，第二器件2002是mems器件的一部分。为简单起见，器件2002包括诸如晶体管之类的有源器件2004以及形成在有源器件2004之上的mli结构2006，其中，mli2006包括多个金属线和介入通孔。mli 2006包括接触件级介电层2006a，在其中导电接触件2006b延伸到有源器件2004的端子。器件2002包括衬底(晶圆)2008。衬底2008可以基本上类似于衬底202。例如，在实施例中，衬底2008包括硅。
95.如图20-图21所示，器件2002被倒置并接合到器件600d。接合可以通过熔合接合、混合接合和/或其他合适的接合工艺来执行。在一些实施方式中，在器件600d的导电特征1902和1904与器件2002的mli 2006的相应导电元件之间提供整体或部分接合。在一些实施方式中，在器件2002和器件600d的导电组件之间形成共晶接合。在接合之后，结构可以倒置，如图22所示。
96.方法500然后进行到框504，其中减薄第一衬底和/或第二衬底。参考图23的示例，衬底202被减薄。可以使用机械研磨、化学机械抛光和/或其他合适的工艺来减薄(一个或多个)衬底。
97.方法500然后进行到框506，其中在器件的衬底中形成开口。在实施例中，开口形成在第一器件的衬底中。参考图24的示例，开口2402形成在器件600d的衬底202中。
98.为了形成开口2402，在衬底202上(例如，在衬底202的背面，在图24的示例中向上取向)形成掩蔽层2404。掩蔽层2404可以使用上面讨论的光刻技术来图案化以限定掩蔽层2404的开口。掩蔽层2404可以是合适的材料，例如，光致抗蚀剂、硬掩膜(例如，sin、sion)和/或其他材料。在实施例中，掩蔽元件2404具有宽度为w11的开口，该宽度w11大于由706a、706b、808a、808b提供的围护结构810的宽度w12。
99.在蚀刻期间使用掩蔽层2404作为掩蔽元件，在衬底202中蚀刻开口2402。在实施例中，介电层602用作用于蚀刻衬底202的蚀刻停止层。在一些实施方式中，蚀刻包括对介电层
602的轻微过蚀刻。形成开口904的蚀刻工艺可以包括干法蚀刻(例如，反应离子蚀刻或其他等离子体辅助蚀刻工艺)、湿法蚀刻或其他合适的蚀刻工艺。在蚀刻之后，从衬底202去除(例如，剥离)掩蔽层2404。
100.方法500然后进行到框508，其中在框506中提供的开口的侧壁上形成保护层。参考图25的示例，保护层2502形成在开口2402的侧壁上。保护层2502可以包括：氧化物，例如，氧化硅；氮化物，例如，氮化硅；氮氧化物，例如，氮氧化硅；其组合；和/或其他合适的材料。保护层2502可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)来沉积。在实施例中，保护层2502如下形成：通过一个或多个cvd工艺沉积介电材料，并执行蚀刻(例如，干法蚀刻工艺)以去除介电层以使其仅保留开口2402的侧壁。在一些实施方式中，保护层2502为衬底202提供保护屏障，使得衬底202被保护以免暴露于可能在诸如围护结构810的蚀刻之类的后续工艺中产生的污染(例如，金属微粒)。
101.方法500然后进行到框510，其中在框506中提供的开口延伸到器件中。参考图26的示例，延伸的开口2602形成到器件600d中，并且具体地，穿过器件600d的围护结构810内的介电层802。
102.在形成开口2602的实施例中，掩蔽层1102形成在图25所示的开口2402的侧壁之上，例如，在保护层2502的侧壁上。掩蔽层1102可以使用如上所述的光刻和/或蚀刻技术来图案化。掩蔽层1102可以是合适的材料，例如，光致抗蚀剂、硬掩膜(例如，sin、sion)和/或其他材料。掩蔽层1102可以形成为第一厚度t1。在一些实施方式中，厚度t1和保护层2502厚度的总和提供了过孔的第一部分和过孔的第二部分的宽度差异，如下所述。
103.在蚀刻期间使用掩蔽层1102作为掩蔽元件，开口2602被蚀刻而延伸到介电层602、702、806中。开口2602的蚀刻可以通过湿法蚀刻、干法蚀刻(包括等离子体和/或rei)工艺在一个或多个蚀刻工艺中执行。在实施例中，蚀刻特征706a、706b、808a、808b中的一个或多个的端部以形成开口2602。706a、706b、808a、808b的端部的去除量取决于保护层2502的厚度。706a、706b、808a、808b中的一个或多个的宽度减小可以提供开口2602的加宽，允许改进的间隙填充。然而，应维持706a、706b、808a、808b的足够宽度以保护设置在围护结构810外部的区域中的介电层806、702免受蚀刻工艺的影响。在蚀刻开口2602期间，注意到在围护结构810外部的区域中的介电层806和/或702被由706a、706b、808a、808b提供的围护结构810基本上保护免受蚀刻剂的影响。
104.如先前包括关于图2b、图2c、图2d、图2e和图2f所述，如同开口2402，开口2602可以(但不必)是圆形形状，并且可以(但不必)在围护结构810内居中。如图2f所示，在一些实施方式中，蚀刻可以在开口2602内留下剩余量的电介质806。在蚀刻开口2602之后，可以去除(例如，剥离)掩蔽层1102。
105.在去除掩蔽层1102之后，开口2602在衬底202内的开口2602的一部分处具有第一宽度w13，并且在介电层602内和/或围护结构810内的开口2602的一部分处具有第二宽度w14。第二宽度w14小于第一宽度w13。在一些实施方式中，第二宽度w14可以比第一宽度w13小0到40％。
106.方法500然后进行到框512，其中形成内衬于开口的第二保护层。参考图27的示例，形成内衬于开口2602的第二保护层2702。保护层2702可以包括：氧化物，例如，氧化硅；氮化
物，例如，氮化硅；氮氧化物，例如，氮氧化硅；其组合；和/或其他合适的材料。保护层2702可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)来沉积。在实施例中，保护层2702如下形成：通过一个或多个cvd工艺沉积介电材料，并执行蚀刻(例如，干法蚀刻工艺)以去除介电层以使其仅保留开口2602的侧壁。
107.方法500然后进行到框514，其中在开口中提供(一种或多种)导电材料以形成导电过孔。参考图28的示例，在开口2602(图27)中形成金属层1204。在实施例中，导电填充金属1204是铜。然而，其他导电材料也是可能的，例如，ta、ti、al、cu合金、co、tan、tin、tan和/或其他合适的导电材料。在沉积导电填充金属之后，可以执行平坦化工艺(例如，cmp)以从衬底202的顶部去除多余的材料而提供平坦顶表面，如图28所示。在一些实施方式中，还可以在开口2602中形成阻挡层，例如，tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。
108.如图28所示，形成包括导电填充金属1204的导电过孔2802。导电过孔2802的上部的宽度w15大于导电过孔2802的下部的宽度w16。在一些实施方式中，宽度w15比w16大0到40％。宽度w16可以根据保护层1002的厚度来调整。宽度w15和w16的差异可以允许调整形成导电过孔2802的间隙填充能力。在实施例中，tsv 2802的宽度w15在约1μm和约10μm之间的范围内。在实施例中，tsv 2802的宽度w16在约0.5μm和约2.8μm之间的范围内。
109.在一些实施例中，介电层2502和/或2702设置在tsv 2802和围护结构810之间，并提供平衡由tsv 2802的金属成分引起的应力的益处。
110.方法500然后可以进行到框516，其中可以执行继续的制造。在一些实施方式中，互连结构(例如，具有周围电介质的金属线和过孔)可以形成在器件的连接到过孔2802的顶部的暴露表面上。例如，在一些实施方式中，诸如金属凸块或接合焊盘之类的互连结构可以耦合到过孔2802。因此，如图19-图28的器件600d所示的方法500提供了从衬底202的背面延伸到器件600d的导电特征1904的导电过孔2802，其可以耦合到第二结构2002的mli。
111.导电过孔2802可以称为背面tsv或btsv 2802。btsv 1302设置在由706a、706b、808a、808b提供的围护结构810内，使得围护结构810完全围绕或包围btsv 1302的延伸穿过介电层806的部分。围护结构810围住btsv 2802的具有减小的宽度(例如，w16)的下部。在一些实施方式中，介电层802是极低k材料，由706a、706b、808a、808b提供的围护结构810对极低k材料提供保护以免受用于形成在其中形成tsv 1302的开口(例如，在介电材料内)的蚀刻工艺的影响。相反，未在被介电层602和/或衬底202围绕的tsv的第二部分(例如，宽度w15)上提供围护结构810。
112.现在参考图29，示出了可以使用本文讨论的一个或多个步骤(包括如图5的方法500所述)来制造的器件600e的实施例。器件600e基本上类似于以上讨论的器件600d。衬底202包括隔离特征203，穿过该隔离特征203形成btsv 2902。btsv 2902可以基本上类似于btsv 2802。隔离特征203与介电层602的表面相接。由于隔离特征203的存在，第一蚀刻工艺(例如，以上参考方法500的框506所讨论并由图24示例化)允许进行蚀刻以形成终止于衬底202内尤其是终止于隔离特征203内的开口。这在一些实施方式中可消除对上述介电层602的过蚀刻的需求。
113.在图5的方法500的另一实施例中，tsv可以使用额外的蚀刻步骤形成和/或可以提
供具有至少三个不同宽度的tsv。图30-图32示出了作为示例的器件600f。在方法500的实施例中，方法500继续进行如上所述的框508，包括在第一开口之上形成保护层。在实施例中，处于方法500的该阶段的示例器件在图25中示出并且包括保护层2502。在实施例中，介电保护层2502的厚度在约和约之间。
114.在实施例中，方法500的实施例然后包括中间蚀刻步骤，该中间蚀刻步骤将开口延伸到衬底220内，产生延伸穿过介电层602的开口(如图30所示)和延伸的开口3002。
115.在形成开口3002的实施例中，掩蔽层1102形成在图25所示的开口2402的侧壁之上，例如，在保护层2502的侧壁上。掩蔽层1102可以使用上述光刻和/或蚀刻技术来图案化。掩蔽层1102可以是合适的材料，例如，光致抗蚀剂、硬掩膜(例如，sin、sion)和/或其他材料。
116.在蚀刻期间使用掩蔽层1102作为掩蔽元件，形成延伸进入和/或穿过介电层602的开口3002。开口3002的蚀刻可以通过湿法蚀刻、干法蚀刻(包括等离子体和/或rei)工艺在一个或多个蚀刻工艺中执行。在实施例中，介电层802的成分不同于介电层602的成分，为开口3002的形成提供蚀刻停止。在实施例中，围护结构810为开口3002的形成提供蚀刻停止。在蚀刻之后，可以去除掩蔽层1102。
117.在实施例中，该方法然后进行到框510，其中执行附加的蚀刻步骤，进一步将开口延伸到器件中。参考图31的示例，提供开口3102，其将开口延伸穿过围护结构810内的介电层702、802，如图31所示。
118.在形成开口3102的实施例中，掩蔽层1102再次形成在图30所示的开口3002的侧壁之上，例如，在保护层2502的侧壁以及经蚀刻的介电层602的侧壁上。掩蔽层1102可以使用上述光刻和/或蚀刻技术来图案化。掩蔽层1102可以是合适的材料，例如，光致抗蚀剂、硬掩膜(例如，sin、sion)和/或其他材料。
119.在蚀刻期间使用掩蔽层1102作为掩蔽元件，在设置在围护结构810内的(一个或多个)介电层702、802中蚀刻开口3102。开口3102的蚀刻可以通过湿法蚀刻、干法蚀刻(包括等离子体和/或rei)工艺在一种或多种蚀刻工艺中执行。在实施例中，蚀刻在导电特征1904处停止。
120.在一些实施例中，该蚀刻还去除706a、706b、808a、808b的端部，如上所述。在实施例中，保护层2502用于保护衬底202免受由蚀刻706a、706b、808a、808b的端部的含金属材料而产生的不期望的污染物的影响。在蚀刻之后，可以去除掩蔽层1102。
121.方法500然后进行到框512，其中形成内衬于开口的第二保护层。参考图32的示例，形成内衬于开口3102的第二介电保护层2702。保护层2702可以包括：氧化物，例如，氧化硅；氮化物，例如，氮化硅；氮氧化物，例如，氮氧化硅；其组合；和/或其他合适的材料。保护层2702可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)来沉积。在实施例中，保护层2702如下形成：通过(一个或多个)cvd工艺沉积介电材料，并执行蚀刻(例如，干法蚀刻工艺)以去除介电层以使其仅保留开口3102的侧壁。在实施例中，介电层2702的厚度在约和约之间。
122.方法500然后进行到框514，其中在开口中提供(一种或多种)导电材料以形成导电过孔。参考图32的示例，在开口3102(图31)中形成金属层1204。在实施例中，导电填充金属1204是铜。然而，其他导电材料也是可能的，例如，ta、ti、al、cu合金、co、tan、tin、tan和/或
其他合适的导电材料。在沉积导电填充金属之后，可以执行平坦化工艺(例如，cmp)以从衬底202的顶部去除多余的材料而提供平坦顶表面，如图31所示。在一些实施方式中，还可以在开口3102中形成阻挡层，例如，tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。
123.如图32所示，形成包括导电填充金属1204的导电过孔3202。导电过孔3202的上部的宽度w17大于导电过孔3202的下部的宽度w18。具有宽度w19的区域介于导电过孔3202的两个部分之间。在实施例中，tsv3202的宽度w17在约1μm和约10μm之间的范围内。在实施例中，tsv3202的宽度w18在约0.5μm和约2μm之间的范围内。具有三个部分的配置的tsv 3202可以提供有利于间隙填充的阶梯状轮廓。
124.在一些实施例中，介电层2502和/或2702设置在tsv 3202和围护结构810之间，以平衡由tsv 3202的金属成分引起的应力。具有三阶梯轮廓的tsv 3202还可以在围护结构810内提供更小尺寸(cd)的tsv 3202，以提高器件密度。
125.方法500然后可以进行到框516，其中可以执行继续的制造。在一些实施方式中，互连结构(例如，具有周围电介质的金属线和通孔)可以形成在器件的连接到过孔3202的顶部的前表面上。在一些实施方式中，诸如金属凸块或接合焊盘之类的互连结构可以耦合到过孔3202。因此，如图30-图32的器件600f所示的方法500提供了从衬底202的背面延伸到器件600f的导电特征1904的导电过孔3202，其可以耦合到第二结构2002的mli。
126.导电过孔3202可以称为背面tsv 3202或btsv 3202。btsv 3202设置在由706a、706b、808a、808b提供的围护结构810内，使得围护结构完全围绕或包围btsv 3202的延伸穿过介电层806的部分。
127.现在参考图33-图34，示出了可以使用图5的方法500的一个或多个步骤制造的示例性器件600g。器件600g与上述的不同之处在于可以形成具有单一宽度的过孔，该过孔可以在单个蚀刻步骤中形成。在实施例中，在方法500的框504之后，提供具有在其中形成tsv的围护结构的器件。图23的器件是制造工艺的该阶段的图示。
128.在方法500的实施例中，进行到框506，在衬底中形成开口。参考图33的示例，形成延伸穿过衬底202、介电层602并穿过围护结构810的开口3302。
129.在形成开口3302的实施例中，在衬底202之上形成掩蔽层。在蚀刻期间使用掩蔽层作为掩蔽元件，蚀刻开口3302。开口3302的蚀刻可以通过湿法蚀刻、干法蚀刻(包括等离子体和/或rei)工艺在一个或多个蚀刻工艺中执行。在实施例中，蚀刻在导电特征1904处停止。在一些实施例中，蚀刻还去除706a、706b、808a、808b的端部，如上所述。
130.方法500的实施例然后进行到框512，省略了框508和510，并且形成内衬于开口的阻挡层。参考图34的示例，形成内衬于开口3302的阻挡层3402。阻挡层3402可以包括：氧化物，例如，氧化硅；氮化物，例如，氮化硅；氮氧化物，例如，氮氧化硅；其组合；和/或其他合适的材料。阻挡层3402可以通过沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组合)来沉积。在实施例中，阻挡层3402如下形成：通过(一个或多个)cvd工艺沉积介电材料，并执行蚀刻(例如，干法蚀刻工艺)以去除介电层以使其仅保留开口3302的侧壁。在实施例中，阻挡层3402的厚度在约和约之间。
131.方法500然后进行到框514，其中在开口中提供(一种或多种)导电材料以形成导电
过孔。参考图34的示例，在开口3302(图33)中形成金属层1204。在实施例中，导电填充金属1204是铜。然而，其他导电材料也是可能的，例如，ta、ti、al、cu合金、co、tan、tin、tan和/或其他合适的导电材料。在沉积导电填充金属之后，可以执行平坦化工艺(例如，cmp)以从衬底202的顶部去除多余的材料而提供平坦顶表面，如图34所示。在一些实施方式中，还可以在开口3302中形成阻挡层，例如，tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。
132.如图34所示，形成包括导电填充金属1204的导电过孔3404。导电过孔3404的宽度w20可以贯穿过孔3404基本恒定。在实施例中，tsv 3404的宽度w20在约0.5μm和约10μm之间的范围内。方法500然后可以进行到框516，其中可以执行继续的制造，如上所述。因此，如图33-图34的器件600g所示的方法500提供了从衬底202的背面延伸到器件600g的导电特征1904的导电过孔3404，其可以耦合到第二结构2002的mli。
133.现在参考图35，示出了器件600g，其基本上类似于上述器件600b。器件600g是围护结构810’的实施例的图示。围护结构810’基本上类似于本文讨论的围护结构810，但具体示出了未垂直对齐的层(706a、706b、808a、808b)的配置。垂直偏移对齐可以提供围护结构810’内的残余介电材料802’，基本上类似于上述图2f的残余介电材料206’。在一些实施例中，虽然围护结构810’的层(706a、706b、808a、808b)未对齐，但每一层的一部分与上下层相接，从而形成连续的垂直围护结构。围护结构810’可设置在任一上述实施例中。
134.本公开提供了许多不同的实施例。本文公开了互连结构以及用于形成诸如tsv之类的互连结构的相应技术。tsv被形成在包围tsv的围护结构内。在一些实施例中，围护结构的形成限制了相邻层(例如，诸如低k电介质之类的ild)暴露于用于形成tsv的蚀刻和沉积工艺。
135.在一个实施例中，一种方法包括提供衬底，该衬底具有设置在该衬底上的半导体器件。在衬底之上形成多层互连(mli)结构。mli结构包括围护结构。在围护结构内蚀刻开口。在开口的侧壁上沉积保护层。形成在mli的围护结构内延伸到衬底中的贯穿衬底过孔(tsv)。保护层设置于tsv与围护结构之间。
136.在进一步的实施例中，蚀刻开口包括横向蚀刻围护结构的端部区域。保护层的沉积可以包括将介电材料直接沉积在围护结构的经蚀刻的端部区域上。在一个实施例中，沉积保护层包括沉积厚度基本上等于围护结构的端部区域的横向蚀刻量的保护层。在一个实施例中，围护结构在顶视图中是环形的。在一个实施例中，围护结构围绕tsv。在一些实施方式中，从围护结构内蚀刻介电材料形成开口；并且用导电材料填充开口。在一些实施方式中，在用导电材料填充开口之前在开口中形成阻挡层，其中阻挡层与保护层实体相接。阻挡层的示例性成分包括tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。
137.在另一更宽泛的实施例中，一种方法包括提供半导体衬底，该半导体衬底具有设置在半导体衬底之上的半导体器件。在半导体器件之上沉积第一介电层。该方法包括在第一介电层内形成第一过孔、第一过孔之上的第一金属线、与第一过孔共面的第一金属环、以及与第一金属线共面并在第一金属环上的第二金属环。在第一金属线之上沉积第二介电层，并在第二介电层内形成第二过孔、第二过孔之上的第二金属线、与第二过孔共面并在第二金属环上的第三金属环、以及与第二金属线共面并在第三金属环上的第四金属环。穿过半导体衬底的一部分形成另一过孔，其中形成该另一过孔包括蚀刻第一介电层和第二介电
层以形成延伸穿过第一金属环、第二金属环、第三金属环和第四金属环中的每一个的中心区域的开口，其中第一金属环、第二金属环、第三金属环和第四金属环中的至少一个在进行蚀刻以形成开口期间被横向蚀刻。
138.在实施例中，第一过孔、第一金属线、第二过孔和第二金属线电耦合到半导体器件的源极/漏极区域。在实施例中，第一介电层和第二介电层是低k介电材料。在一些实施方式中，形成该另一过孔包括在第一金属环和该另一过孔之间沉积保护层。在一些实施方式中，形成第一金属环包括沉积具有曲线边缘的导电材料。在实施例中，形成第一金属环和第二金属环是使用双镶嵌工艺来执行的。在实施例中，该方法包括在形成该另一过孔之后减薄半导体衬底。
139.在另一实施例中，一种集成电路器件包括设置在衬底上的有源器件(例如，晶体管)。多层互连(mli)位于衬底之上。mli包括多个金属线以及包括第一成分的周围介电材料。贯穿衬底过孔(tsv)延伸穿过衬底并穿过mli的介电材料。含金属围护结构围绕tsv。含金属围护结构介于tsv和mli的介电材料之间。具有第二成分的保护层介于含金属围护结构和tsv之间。
140.在实施例中，含金属围护结构在顶视图中是近似圆形的。在实施例中，含金属围护结构由与多个金属线相同的材料构成。在实施例中，集成电路器件还包括介于保护层和tsv之间的金属氮化物阻挡层。
141.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
142.示例1.一种制造集成电路器件的方法，所述方法包括：
143.提供衬底，该衬底具有设置在该衬底上的半导体器件；
144.在所述衬底之上形成多层互连(mli)结构，其中，所述mli结构包括围护结构；
145.在所述围护结构内蚀刻开口；
146.在所述开口的侧壁上沉积保护层；以及
147.形成在所述mli的围护结构内延伸到所述衬底中的贯穿衬底过孔(tsv)，其中所述保护层设置于所述tsv与所述围护结构之间。
148.示例2.根据示例1所述的方法，其中，蚀刻所述开口包括横向蚀刻所述围护结构的端部区域。
149.示例3.根据示例2所述的方法，其中，沉积所述保护层包括将介电材料直接沉积在所述围护结构的经蚀刻的端部区域上。
150.示例4.根据示例2所述的方法，其中，沉积所述保护层包括沉积厚度基本上等于所述围护结构的端部区域的横向蚀刻量的所述保护层。
151.示例5.根据示例4所述的方法，其中，所述围护结构在顶视图中是环形的。
152.示例6.根据示例1所述的方法，其中，所述围护结构围绕所述tsv。
153.示例7.根据示例1所述的方法，其中，形成所述tsv包括：
154.从所述围护结构内蚀刻介电材料以形成所述开口；并且
155.用导电材料填充所述开口。
156.示例8.根据示例7所述的方法，还包括：
157.在用导电材料填充所述开口之前在所述开口中形成阻挡层，其中所述阻挡层与所述保护层实体相接。
158.示例9.根据示例8所述的方法，其中，所述阻挡层包括tan、tin、wn、tbn、vn、zrn、crn、wc、wn、wcn、nbn、aln或其组合。
159.示例10.一种制造集成电路器件的方法，所述方法包括：
160.提供半导体衬底，该半导体衬底具有设置在该半导体衬底之上的半导体器件；
161.在所述半导体器件之上沉积第一介电层；
162.在所述第一介电层内形成第一过孔、所述第一过孔之上的第一金属线、与所述第一过孔共面的第一金属环、以及与所述第一金属线共面并在所述第一金属环上的第二金属环；
163.在所述第一金属线之上沉积第二介电层；
164.在所述第二介电层内形成第二过孔、所述第二过孔之上的第二金属线、与所述第二过孔共面并在所述第二金属环上的第三金属环、以及与所述第二金属线共面并在所述第三金属环上的第四金属环；以及
165.穿过所述半导体衬底的一部分形成另一过孔，其中形成该另一过孔包括蚀刻所述第一介电层和所述第二介电层以形成延伸穿过所述第一金属环、所述第二金属环、所述第三金属环和所述第四金属环中的每一个的中心区域的开口，其中所述第一金属环、所述第二金属环、所述第三金属环和所述第四金属环中的至少一个在进行蚀刻以形成所述开口期间被横向蚀刻。
166.示例11.根据示例10所述的方法，其中：所述第一过孔、所述第一金属线、所述第二过孔和所述第二金属线电耦合到所述半导体器件的源极/漏极区域。
167.示例12.根据示例10所述的方法，其中，所述第一介电层和所述第二介电层是低k介电材料。
168.示例13.根据示例10所述的方法，其中，形成所述另一过孔包括：
169.在所述第一金属环和所述另一过孔之间沉积保护层。
170.示例14.根据示例10所述的方法，其中，形成所述第一金属环包括沉积具有曲线边缘的导电材料。
171.示例15.根据示例10所述的方法，其中，形成所述第一金属环和所述第二金属环是使用双镶嵌工艺来执行的。
172.示例16.根据示例10所述的方法，还包括：在形成所述另一过孔之后减薄所述半导体衬底。
173.示例17.一种集成电路器件，包括：
174.有源器件，设置在衬底上；
175.多层互连(mli)，位于所述衬底之上，其中所述mli包括多个金属线以及包括第一成分的周围介电材料；
176.贯穿衬底过孔(tsv)，延伸穿过所述衬底并穿过所述mli的介电材料；
177.含金属围护结构，围绕所述tsv，其中所述含金属围护结构介于所述tsv和所述mli
的介电材料之间；以及
178.具有第二成分的保护层，介于所述含金属围护结构和所述tsv之间。
179.示例18.根据示例17所述的集成电路器件，其中，所述含金属围护结构在顶视图中是近似圆形的。
180.示例19.根据示例17所述的集成电路器件，其中，所述含金属围护结构由与所述多个金属线相同的材料构成。
181.示例20.根据示例17所述的集成电路器件，还包括：
182.金属氮化物阻挡层，介于所述保护层和所述tsv之间。
